[发明专利]半导体装置的制造方法及半导体装置

说明书

本发明的实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置的制造方法包括如下步骤：在半导体衬底的与第1面呈相反侧的第2面上形成第1绝缘膜，所述半导体衬底在所述第1面形成有覆盖配线构造的绝缘层及贯通所述绝缘层的第1贯通电极；使用包含SF6、O2、SiF4、及CF4、Cl2、BCl3、CF3I、HBr的气体，从所述第2面侧对形成有所述第1绝缘膜的所述半导体衬底进行各向异性干式蚀刻，由此形成使所述器件层露出的贯通孔；及在所述贯通孔内形成第2贯通电极。

[相关申请]

本申请享有以日本专利申请2017-65619号(申请日：2017年3月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及一种半导体装置的制造方法及半导体装置。

背景技术

半导体装置的制作方法中有使用波希工艺(Bosch process)形成贯通孔的方法。在使用波希工艺的情况下，加工速率(产能)与扇形弯曲量(贯通孔侧壁的平坦性)的关系是此消彼长的关系。因此，若提高加工速率则贯通孔侧壁的平坦性降低。

在贯通孔侧壁的平坦性降低的情况下，有难以在贯通孔内形成绝缘膜或形成晶种镀层的情况。虽然也有减小扇形弯曲来改善侧壁的平坦性的追加处理，但会导致步骤增加，从而产能降低。

发明内容

实施方式提供一种具有能抑制缺陷产生的TSV(Through-Substrate Via，贯穿衬底的通孔)的半导体装置及半导体装置的制造方法。

实施方式的半导体装置的制造方法包括如下步骤：在半导体衬底的与第1面呈相反侧的第2面上形成第1绝缘膜，所述半导体衬底在所述第1面形成有覆盖配线构造的绝缘层及贯通所述绝缘层的第1贯通电极；使用含有SF6、O2、SiF4、及包含CF4、Cl2、BCl3、CF3I、HBr中至少1种以上的气体的气体，从所述第2面侧对形成有所述第1绝缘膜的所述半导体衬底进行各向异性干式蚀刻，由此形成使所述器件层露出的贯通孔；及在所述贯通孔内形成第2贯通电极。

附图说明

图1是表示实施方式的半导体装置的概略构成例的剖视图。

图2～8是表示实施方式的半导体装置的制造方法的过程剖视图。

图9(a)～(d)是表示比较例的半导体装置的制造方法的过程剖视图。

图10(a)及(b)是将贯通孔侧壁的形状放大后的剖视图。

具体实施方式

(第1实施方式)

以下，参照附图对实施方式的半导体装置及半导体装置的制造方法进行详细说明。此外，本发明并非由该实施方式所限定。另外，在以下的说明中，将元件形成对象的半导体衬底的元件形成面设定为第1面，将与该第1面呈相反侧的面设定为第2面。

图1是表示实施方式的半导体装置的概略构成例的剖视图。如图1所示，半导体装置1具备半导体衬底10、绝缘层11、STI12、绝缘层13、第1贯通电极14、绝缘层17、第2贯通电极18、及接合材料(凸块)19。另外，在第2贯通电极18的侧壁上设置有保护膜10a。

半导体衬底10例如为硅衬底。该半导体衬底10可薄化至50μm(微米)以下例如30±5μm左右。