[发明专利]一种基于FPGA的TCP/IP首部校验装置及方法

权利要求书

1.一种基于FPGA的TCP/IP首部校验装置，包括在FPGA中实现的待校验数据首部存储模块、接收数据首部校验模块和发送数据首部校验模块，其中：

待校验数据首部存储模块，用于对接收到的TCP/IP数据包首部信息进行存储；

接收数据首部校验模块，与待校验数据首部存储模块连接，用于判断校验信号的电平状态，在校验信号为高电平时读取TCP/IP数据包首部信息，将其按照二进制每16位双字依次相加，得到接收数据相加和，对接收数据相加和的高16位与低16位反复相加，直到其高16位为全0，将其低16位作为接收基本校验和；

发送数据首部校验模块，与待校验数据首部存储模块连接，用于判断校验信号的电平状态，在校验信号为低电平时读取TCP/IP数据包首部信息，将其按照二进制每16位双字依次相加，得到发送数据相加和，对发送数据相加和的高16位与低16位反复相加，直到其高16位为全0，将其低16位作为发送基本校验和；

其特征在于，所述接收数据首部校验模块连接有接收校验和整合模块，所述发送数据首部校验模块连接有发送校验和整合模块，所述待校验数据首部存储模块还连接有特殊数据查找与去特殊处理模块，其中：

接收校验和整合模块，用于将特殊数据查找与去特殊处理模块输出的去特殊化因子和接收数据首部校验模块输出的校验结果进行整合运算，即将接收基本校验和与去特殊化因子相加得到去特殊接收数据相加和，并将去特殊接收数据相加和的高16位与低16位反复相加，直到其高16位为全0，将其低16位作为接收校验和输出；

发送校验和整合模块，用于将特殊数据查找与去特殊处理模块输出的去特殊化因子和发送数据首部校验模块输出的校验结果进行整合运算，即将发送基本校验和与去特殊化因子相加得到去特殊发送数据相加和，并将去特殊发送数据相加和的高16位与低16位反复相加，直到其高16位为全0，将其低16位取反作为发送校验和并输出；

特殊数据查找与去特殊处理模块，包括第一存储器和第二存储器，用于缓存TCP/IP数据包首部信息，进行特殊数据查找，即进行TCP/IP数据包首部信息中双字为0xFFFF、0x0000或两个双字互为反码的数据查找并将查找到的特殊数据进行去特殊处理，即对每个特殊数据循环加1直到其不再是特殊数据，得到所有特殊数据循环加一的次数和为去特殊化因子，并发送该去特殊化因子，其中：

第一存储器，用于存储大于0x7FFF的数据，并对该存储器内部各存储单元中的TCP/IP数据包首部信息进行多次移动；

第二存储器，用于存储小于等于0x7FFF的数据，并与第一存储器配合查找并处理特殊数据。

2.根据权利要求1所述的基于FPGA的TCP/IP首部校验装置，其特征在于：所述第一存储器和第二存储器，均采用FPGA中的Block RAM，其中，第一存储器采用环形存储器。