[发明专利]一种基于FPGA的TCP/IP首部校验装置及方法

说明书

本发明提出了一种基于FPGA的TCP/IP首部校验装置及方法，用于解决现有技术中校验和计算方法存在数据误判的技术问题；校验装置包括在FPGA中实现的六个模块，待校验数据首部存储模块接收并存储TCP/IP数据包首部信息；接收数据首部校验模块判断校验信号的电平状态，为高电平时读取TCP/IP数据包首部信息进行接收校验计算；发送数据首部校验模块判断校验信号的电平状态，为低电平时读取TCP/IP数据包首部信息进行发送校验计算；特殊数据查找与去特殊处理模块获取去特殊化因子并发送；接收校验和整合模块及发送校验和整合模块通过整合去特殊化因子来获取并输出接收校验和及发送校验和。

技术领域

本发明属于网络通信协议数据处理与数据通信技术领域，特别涉及一种基于FPGA的TCP/IP首部校验装置及方法，可用于TCP/IP通信系统中对传输数据流正确性的判断。

背景技术

在TCP/IP网络通讯系统中，由于数据流在线路上传输时会因温度、射线、通信距离、网络环境等外界的干扰，产生在接收方收到的数据流与发送方发出的数据流不一致的现象。为避免上述现象对通信质量产生不良影响，TCP/IP在网络通信中使用首部校验和来保证数据的完整性和准确性。

IP首部校验和字段是根据IP首部计算的校验和码，它不对首部后面的数据进行计算。ICMP、IGMP、UDP和TCP在它们各自的首部中均含有同时覆盖首部和数据的校验和码。

在传统的TCP/IP数据包首部信息校验装置及方法中，为了计算一份数据报的IP检验和，首先待校验数据首部存储模块将TCP/IP数据包首部信息进行缓存，接收数据首部校验模块对首部信息中每个16bit进行二进制反码求和(整个首部看成是由一串16bit的字组成)，得到接收校验和并输出；发送数据首部校验模块把检验和字段置为0，然后，对首部中每个16bit进行二进制反码求和(整个首部看成是由一串16bit的字组成)，结果存在检验和字段中，得到发送校验和并输出。由于接收方在计算过程中包含了发送方存放在首部信息中的检验和，因此，如果TCP/IP数据包首部信息在传输过程中没有发生任何差错，那么接收方计算的校验和结果应该为全1。如果结果不是全1，即检验和错误，那么IP就丢弃收到的数据报。但是不生成差错报文，由上层去发现丢失的数据报并进行重传。在计算TCP和UDP首部校验和时计算方法与IP校验和一致，并在此基础上将其各自的伪首部信息包含在被校验数据中，这个伪首部包含了源地址、目的地址、协议和TCP长度等字段。

然而，当被校验数据区中出现以下特殊数据时，传统TCP/IP数据包首部信息校验和计算方法是会出现误判的：

(1)发送过程出现错误，数据区中原来的双字0xFFFF变为0x0000；

(2)发送过程出现错误，数据区中原来的双字0x0000变为0xFFFF；

(3)原数据区中存在非0x0000且非0xFFFF的双字数据互为反码，若发送过程出现错误，互为反码的一对数据变为0x0000或0xFFFF或被恶意修改为其它互为反码的数据；

出现以上情况时，虽然数据出现错误，但在采用传统方法进行TCP/IP首部校验时，校验结果仍为正确，出现误判。因此，工程应用中需要一种更为严谨的校验和计算方法为TCP/IP通信协议提供服务。

发明内容

本发明的目的在于克服上述现有技术存在的缺陷，提供了一种基于FPGA的TCP/IP首部校验装置及方法，用于解决现有技术中TCP/IP数据包首部信息校验和存在误判的技术问题。

为实现上述目的，本发明采取的技术方案为：

一种基于FPGA的TCP/IP首部校验装置，包括在FPGA中实现的待校验数据首部存储模块、接收数据首部校验模块和发送数据首部校验模块，其中：

待校验数据首部存储模块，用于对接收到的TCP/IP数据包首部信息进行存储；