[发明专利]半导体存储装置及存储器系统

说明书

本发明的实施方式提供一种能够提高处理能力的半导体存储装置及存储器系统。实施方式的半导体存储装置包含多个第1存储单元(MT)、字线(WL)及控制电路(17)。控制电路(17)在第1模式的第1编程循环中，在对字线施加了第1电压(VSV)而执行第1编程后，一边使施加到字线(WL)的第2电压(VCG_SV)升压，一边重复进行第1验证，直到第1存储单元的断开单元数成为阈值以下为止，基于第1电压(VSV)与重复进行第1验证的次数来决定第3电压(VPGM_SV)，在第2模式的第1次的第2编程循环中，对字线(WL)施加第3电压(VPGM_SV)而执行第2编程。

[相关申请]

本申请享有以日本专利申请2017-42499号(申请日：2017年3月7日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及存储器系统。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高处理能力的半导体存储装置及存储器系统。

实施方式的半导体存储装置包含：第1存储单元组，包含多个第1存储单元；字线，共通地连接在多个第1存储单元；及控制电路，控制写入动作，所述写入动作具备重复进行包含第1编程及第1验证的第1编程循环的第1模式、及重复进行包含第2编程及第2验证的第2编程循环的第2模式。控制电路在依次执行第1及第2模式的情况下，在第1编程循环中，在对字线施加第1电压而执行第1编程后，一边使施加到字线的第2电压升压，一边重复进行第1验证，直到第1存储单元的断开单元数成为阈值以下为止，基于第1电压与重复进行第1验证的次数来决定低于第1电压的第3电压，在第1次的第2编程循环中，对字线施加第3电压而执行第2编程后，对字线施加低于第2电压的第4电压而执行第2验证。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图5是第1实施方式的半导体存储装置所具备的读出放大器模块的框图。

图6是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图7是第1实施方式的半导体存储装置中的取样模式的说明图。

图8是第1实施方式的半导体存储装置所具备的偏移表。

图9是表示第1实施方式的半导体存储装置中的写入动作的流程图。

图10是表示第1实施方式的半导体存储装置中的写入动作的流程图。

图11是表示第1实施方式的半导体存储装置中的写入动作时的选择字线的电压的时序图。

图12是表示第1实施方式的半导体存储装置中的写入动作时的选择字线的电压的时序图。

图13是表示第2实施方式的第1例的半导体存储装置中的写入的流程图。

图14是表示第2实施方式的第2例的半导体存储装置中的写入的流程图。

图15是表示第2实施方式的第3例的半导体存储装置中的写入的流程图。

图16是表示第2实施方式的第4例的半导体存储装置中的区的NAND串的剖视图。

图17是表示第2实施方式的第4例的半导体存储装置中的写入的流程图。