[发明专利]使用背景内建自测试的零测试时间存储器

说明书

本发明涉及使用背景内建自测试的零测试时间存储器。本公开涉及一种结构，包括存储器，其被配置为在读取端口处执行至少一个功能读取操作的同时，能够在读取/写入端口处进行零测试时间内建自测试(BIST)。

技术领域

本公开涉及提供使用内建自测试的零测试时间存储器，更具体而言，涉及一种多端口存储器以允许在执行功能操作时的多端口存储器的零测试时间。

背景技术

在工业应用(例如，汽车)中，公司可能希望将先进的减少指令集计算机机器(即，ARM)核心从任务模式(即，功能操作)中取出并加入测试模式，同时在任务模式中保持剩余的ARM内核和2级(L2)缓存。此外，在许多工业应用(例如，汽车)中，电子电路需要被连续测试，以便确保可靠性并防止可能导致系统停机的软件和/或硬件故障。因此，在这些工业应用中，需要在执行功能操作的同时进行测试的存储器。

在汽车工业的示例中，需要200毫秒(毫秒)周期来执行片上测试。在这种情况下，发出功能操作，然后进行逻辑块的测试操作。在这种情况下，由于难以提供大量的连续测试时间，所以会导致慢的性能，因为在测试完成后才能发出进一步的功能操作

发明内容

在本公开的一个方面，一种结构，包括存储器，其被配置为在读取端口处执行至少一个功能读取操作的同时，能够在读取/写入端口处进行零测试时间内建自测试(BIST)。

在本公开的另一方面，一种方法，包括：在第一读取端口处执行至少一个功能读取操作；以及在所述第一读取端口处执行所述至少一个功能读取操作的同时在第二读取端口处执行零测试时间内建自测试(BIST)。

在本公开的另一方面，一种方法，包括：执行功能写入操作；当所述功能写入操作与被测试字(WUT)冲突时更新测试存储缓存(TSC)的数据；以及当所述功能写入操作和所述WUT之间没有冲突时，执行测试空闲周期。

附图说明

在以下通过本公开的示例性实施例的非限制性示例，参考多个附图，以详细的说明来描述本公开。

图1示出了根据本公开的方面的多个周期内的零测试方法。

图2示出了根据本公开的方面的零测试方法的方法。

图3示出了根据本公开的方面的高级测试包装器。

图4示出了根据本公开的方面的另一高级测试包装器。

图5示出了根据本公开的方面执行高级测试包装器的方法。

具体实施方式

本公开涉及提供使用内建自测试的零测试时间存储器，更具体地，涉及多端口存储器，以在执行功能操作时允许多端口存储器的零测试时间。在更具体的实施例中，多端口存储器(即，N1的N端口存储器)具有专用于具有内建自测试的存储器的测试的一个端口，而至少一个其它端口可以是致力于执行功能操作(即，客户操作)。有利地，通过实施多端口存储器，为用于连续功能(即，客户)透明测试的内建自测试提供零测试时间。此外，对于仅需要一个端口执行功能操作的客户，可以执行连续和并发测试，而不影响功能操作。相反，在已知的存储器系统中，必须在不执行功能操作(即，无功能操作周期)的周期中执行测试，这减慢了性能。

在实施例中，一种结构包括被配置为在至少一个功能操作期间使零测试时间内建自测试(BIST)连续测试硬件、以及被配置为与存储器接口的包装器(wrapper)以连续测试硬件，该包装器包括多个硬件逻辑。该结构还可以包括作为硬件存储缓存的测试存储缓存(TSC)。在又一实施例中，TSC是在地址被测试时保存存储器数据的硬件实施。存储器还被配置为确定被测试字(WUT)并读取WUT的数据。包装器的多个硬件逻辑包括转换后备缓冲(TLB)，其被配置为将WUT指向用于至少一个功能操作的TSC。TLB是一个硬件存储器缓冲，用于存储虚拟存储器到物理地址的最近转换，以便更快的存储器检索。