[发明专利]一种基于跳变检错结构的时序错误检测单元

说明书

一种基于跳变检错结构的时序错误检测单元，涉及集成电路技术领域。包括时序检测部分和数据采样部分，其中时序检测部分只用8个MOS晶体管就能实现时序错误检测，结构简单，面积开销小；且数据采样部分采用了电平有效的锁存器，所以不会受亚稳态的影响；另外本发明将时序错误检测部分与数据采样部分分开，两部分独立工作互不影响，提高了电路的稳定性。本发明应用于流水线技术时，结合全局时钟暂停纠错技术，即使在同一周期出现多个时序错误，也只需要一个额外的周期就能纠错，能够大幅度降低流水线电路的功耗。

技术领域

本发明涉及集成电路技术领域，特别涉及一种基于跳变检错结构的时序错误检测单元。

背景技术

随着集成电路制造工艺的发展及特征尺寸的缩小，半导体电路的集成度急剧增加。如何利用有限的能耗实现电路的高性能是现在集成电路设计极富有挑战的工作，尤其是随着移动通信产品和个人可穿戴设备的流行，对低功耗技术的需求尤为迫切。集成电路中的功耗和电源电压和频率有关，电源电压和工作频率越低，功耗就越低；但是降低频率会极大地损害电路的运行速度和性能。由于集成电路的功耗和电压的平方成正比例，所以降低电源电压是降低电路功耗最有效的方法。在传统的设计中，为了使电路即使在最坏的延迟时也总能正确工作，电压的下降有限制，不能无限下降，必须要在电路能正确工作的点以上。然而电路中路径的延时近似呈正态分布，最坏延迟路径被触发的概率很低。因此人们提出了另外的技术，进一步降低供电电压，使电压降低到电路总能正确工作的点以下，允许电路出现时序错误，通过纠正出现概率很小的时序错误，使电路能继续正确运行，自检错纠错技术就是利用这种原理实现低功耗的。

自检错纠错技术的检错单元必须要能实现数据采样和时序错误检测两大功能。典型的检错单元包括双采样和带跳变检测器的结构。双采样结构由于在路径中需要两组时序单元进行采样对比，面积和功耗开销相对较大，降低功耗有限。以往带跳变检测器的检错单元结构，跳变检测器面积开销较大。另外一些结构，跳变检测器和数据采样部分共用某些节点，数据采样和时序错误检测会相互作用，对电路的稳定性带来不利影响。

发明内容

针对上述不足之处，本发明在基于传统的跳变检测器结构的基础上，提出一种基于新型的跳变检错结构的时序错误检测单元，该结构简单，不受亚稳态影响，数据采样和时序错误检测分开，不相互影响；并且应用在流水线中时，结合全局时钟暂停纠错技术，大幅降低了流水线的功耗。

本发明的技术方案如下：

一种基于跳变检错结构的时序错误检测单元，包括时序检测部分和数据采样部分，

所述时序检测部分包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M4、第四PMOS管M7、第一NMOS管M3、第二NMOS管M5、第三NMOS管M6和第四NMOS管M8，

第一PMOS管M1的栅极连接第一NMOS管M3的栅极并作为所述时序错误检测单元的数据输入端，其漏极接第二PMOS管M2的源极和第三PMOS管M4的栅极；

第二PMOS管M2的栅极作为第一时钟控制端，其漏极接第一NMOS管M3的漏极和第二NMOS管M5的栅极；第二NMOS管M5的漏极接第三PMOS管M4漏极；

第三NMOS管M6的栅极作为第二时钟控制端，其漏极接第一NMOS管M3和第二NMOS管M5的源极以及第四PMOS管M7和第四NMOS管M8的栅极；

第四PMOS管M7的漏极接第四NMOS管M8的漏极并输出时序错误信号error；

第一PMOS管M1、第三PMOS管M4和第四PMOS管M7的源极接电源电压，第三NMOS管M6、第四NMOS管M8的源极接地；

所述数据采样部分包括第五PMOS管M9、第六PMOS管M11、第七PMOS管M13、第八PMOS管M15、第五NMOS管M10、第六NMOS管M12、第七NMOS管M14和第八NMOS管M16，