[发明专利]一种可重构的MCU烧录的FPGA模型

权利要求书

1.一种可重构的MCU烧录的FPGA模型，其特征在于，所述模型包括两个部分，第一部分为FPGA，实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板，配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；其中，FPGA中，OTP包括四个寄存器，FPGA内嵌RAM IP作为MCU数据区与程序区，在ROM写信号PWE使能时，使用4个寄存器对PWE延时4个时钟周期，前两个时钟周期用于读取PWE的原始数据，后两个时钟周期则用于写入处理后的最终写入数据；MCU在烧录模式进行时钟校准时，通过配置不同的校准值，改变主时钟频率，将主时钟固定分频后输出给烧录器检测时钟频率，在校准过程中选择最接近理论频率时的校准值记录并写入，烧录模型搭建中，增加烧录状态自检功能，以实现烧录状态的指示与烧录结果的检测；烧录转接小板包括有电阻分压网络、比较器、电阻限流电路、电平转换电路及DAC，烧录器的VPP接于电阻分压网络，电阻分压网络连接于比较器，比较器接于电阻限流电路，电阻限流电路接于FPGA，电平转换电路及DAC均接于烧录器和FPGA之间。

2.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于所述FPGA内嵌PLL产生电路所需时钟。

3.如权利要求2所述的可重构的MCU烧录的FPGA模型，其特征在于所述FPGA内嵌RAM IP作为MCU数据区与程序区，并做IP接口处理，与存储器厂商提供的IP接口兼容，并实现OTP/MTP/FLASH存储器的烧录特性模拟。

4.如权利要求3所述的可重构的MCU烧录的FPGA模型，其特征在于写信号PWE使能后，驱动FPGA RAM IP读信号rom_rden，读取地址原始数据rom_dout，再与将要写入的数据PDIN相与，最后将相与后数据PDIN_写入存储区；若原始数据为1时，相与后写入数据为PDIN数据；若原始数据为0，则写入数据始终为0，完成OTP只能写0不能写1的行为模拟。

5.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于在时钟校准模型中，采用DDS原理在烧录模块电路中分频时钟输出做频率控制，使时钟在一定频率范围内可调，以实现MCU时钟校准行为模拟。

6.如权利要求5所述的可重构的MCU烧录的FPGA模型，其特征在于FPGA增加LDO电压基准接口，使烧录转接小板上DAC在一定电压范围内输出电压可调，以实现LDO电压基准校准行为模拟；FPGA需要在设计顶层做DAC接口，通过校准值控制DAC器件输出LDO电压值，供烧录器检测，实现LDO校准模型搭建。

7.如权利要求1所述的可重构的MCU烧录的FPGA模型，其特征在于电阻分压网络与比较器实现VPP模拟电压到数字的转换，在VPP大于8.0V时表示达到芯片烧录电压阈值，VPP_O输出1；在VPP小于8.0V时表示芯片未达到烧录电压阈值，VPP_O输出0；VPP_O、PCL、VDD三个信号加入电阻限流电路，使其输出到FPGA电压均为3.3V，实现接口电压兼容；烧录数据PDA则通过电平转换电路控制数据方向与电平的转换；DAC器件则完成指定范围电压输出，完成电压基础VS的校准模型。

8.如权利要求5所述的可重构的MCU烧录的FPGA模型，其特征在于时钟校准模型中，将校准值作为频率控制字，使用高频时钟作为累加器时钟，通过频率控制字的写入，输出可调的时钟，完成时钟校准模型的搭建。

9.如权利要求8所述的可重构的MCU烧录的FPGA模型，其特征在于MCU的烧录文件需分为两部分，第一部分为程序区，在程序开始运行时给出状态指示，开始后读取数据区数据并判断是否与理论值一致，判断成功或失败后均给出状态指示；第二部分为数据区，对ROM写入固定数据，供第一部分程序读取并判断；在烧录完成后，对MCU模型重新上电，使MCU运行程序，FPGA烧录自检模块检测程序运行并输出驱动烧录转接小板LED指示结果。