[发明专利]一种可重构的MCU烧录的FPGA模型

说明书

本发明公开了一种可重构的MCU烧录的FPGA模型，所述模型包括两个部分，第一部分为FPGA设计，其主要核心技术点在于实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板的设计，其主要核心技术点在于配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；本发明对FPGA进行灵活配置，完成MCU烧录的FPGA模型，实现了MCU烧录功能的验证，还可使用该模型实现多种型号目标芯片的灵活切换，并为烧录器自动化测试平台提供基础，使烧录器在单片FPGA上测试所有MCU烧录时序，并为实现多款型号烧录时序回归测试与遍历测试提供可能。

技术领域

本发明属于芯片烧录技术领域，特别涉及应用于MCU烧录的FPGA模型。

背景技术

在众多国内IC设计原厂中，FPGA模型只用于MCU数字功能验证，缺少烧录模块的模型搭建，无法验证MCU烧录功能。不仅如此，在低成本MCU中，程序区多采用OTP类型的存储，其只能烧录 1次的特性，使烧录器时序开发测试时需要频繁更换目标芯片。且在后续诸多型号MCU对烧录器时序进行升级时，各型号烧录接口不统一，造成测试过程中接线困难、无法自动测试与回归测试、无法一次性遍历型号测试等诸多问题。

如专利申请201510386056.X公开了一种快速可重构的MCU仿真方法，其特征在于该方法采用被动配置接口作为FPGA的配置模式，USB口作为上位机编译调试器与下位机仿真器主板的通信接口，FIFO总线接口作为上位机编译调试器与FPGA和配置控制器的总线复用接口，CPLD器件作为配置控制器，配置步骤包括：接收命令行参数、读取RBF文件版本、读取仿真器版本判断型号是否一致、版本是否一致。本发明通过对上位机配置方式等的改进，实现了快速重构，这样用户在使用IDE调试程序时，每次在打开IDE和切换型号的过程中，都不用等待仿真器设备就绪，有效的提高了用户的工作效率。

发明内容

基于此，因此本发明的首要目地是提供一种可重构的MCU烧录的FPGA模型，该模型可实现快速重构，支持烧录器自动化测试，具备OTP/MTP/FLASH等存储器特性和烧录模块时钟校准、LDO电压基准校准特性。

本发明的另一个目地在于提供一种可重构的MCU烧录的FPGA模型，该模型中模型接口统一，以兼容多样化MCU烧录接口，具备可自检烧录结果的功能。

为实现上述目的，本发明的技术方案为：

一种可重构的MCU烧录的FPGA模型，其特征在于所述模型包括两个部分，第一部分为FPGA设计，其主要核心技术点在于实现OTP/MTP/FLASH存储器的烧录特性、完成时钟与LDO电压基准的校准行为；第二部分为烧录转接小板的设计，其主要核心技术点在于配合FPGA对多样化MCU烧录接口、烧录电压进行兼容；其中，FPGA中，OTP包括四个寄存器，FPGA内嵌RAM IP作为MCU数据区与程序区，在ROM写信号PWE使能时，使用4个寄存器对PWE延时4个时钟周期，前两个时钟周期用于读取PWE的原始数据，后两个时钟周期则用于写入处理后的最终写入数据；MCU在烧录模式进行时钟校准时，通过配置不同的校准值，改变主时钟频率，将主时钟固定分频后输出给烧录器检测时钟频率，在校准过程中选择最接近理论频率时的校准值记录并写入；烧录转接小板包括有电阻分压网络、比较器、电阻限流电路、电平转换电路及DAC，烧录器的VPP接于电阻分压网络，电阻分压网络连接于比较器，比较器接于电阻限流电路，电阻限流电路接于FPGA，电平转换电路及DAC均接于烧录器和FPGA之间。

进一步，所述FPGA内嵌PLL产生电路所需时钟。FPGA内嵌PLL输出时钟精确，使用简单，且节省外部振荡电路 。

进一步，所述FPGA内嵌RAM IP作为MCU数据区与程序区，并做IP接口处理，与存储器厂商提供的IP接口兼容，并实现OTP/MTP/FLASH等存储器的烧录特性模拟。