[发明专利]双环路滤波的锁相环电路

说明书

【技术领域】

本发明涉及一种电子电路领域，尤其涉及一种用于电路时钟系统的双环路滤波的锁相环电路。

【背景技术】

在集成电路的应用中，时钟系统是芯片设计的一个重要模块，为满足系统不同的时钟需要，通过采用锁相环电路实现。

相关技术的锁相环电路主要包括鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。

然而，相关技术的锁相环电路中，所述环路滤波器包括电阻、第一电容和第二电容，所述电阻和所述第一电容串联后接地，所述第二电容接地并与所述电阻并联连接。为了系统的稳定性，所述第一电容需要比所述第二电容大很多倍，所述第一电容大小为几百pF甚至为nF级别，该容量级别的电容在集成电路中实现时需要占用比较大的芯片面积，增加芯片的成本。

因此，有必要提供一种新的双环路滤波的锁相环电路以解决上述问题。

【发明内容】

本发明的目的在于提供一种成本低、功耗小且稳定性高的双环路滤波的锁相环电路。

为了达到上述目的，本发明提供了一种双环路滤波的锁相环电路，包括依次串联形成回路的鉴相器、双路电荷泵及环路滤波单元、电压电流转换及电流加法电路单元、电流控制振荡器及分频器；所述鉴相器的输入端连接至参考时钟信号端；所述电压电流转换及电流加法电路单元用于将所述双路电荷泵及环路滤波单元输出的控制电压转换为电流；所述分频器的输出端连接至所述鉴相器的反馈输入端。

优选的，所述双路电荷泵及环路滤波单元包括相互形成并联连接的第一环路单元和第二环路单元；

所述第一环路单元包括第一电流源、第二电流源、第一电容、第一电阻和第一输出控制端；

所述第一电流源的一端连接至电源电压，所述第一电流源的另一端通过一选择开关连接至所述第一输出控制端，所述鉴相器的上升脉冲信号输出端控制该选择开关的控制端实现导通或断开；

所述第二电流源的一端通过一选择开关连接至所述第一输出控制端，所述第二电流源的另一端连接至接地，所述鉴相器的下降脉冲信号输出端控制该选择开关的控制端实现导通或断开；

所述第一电容与所述第一电阻形成并联，其一端连接至所述第一输出控制端，其另一端连接至接地；

所述第二环路单元包括第三电流源、第四电流源、第二电容和第二输控制出端；

所述第三电流源的一端连接至电源电压，所述第三电流源的另一端通过一选择开关连接至所述第二输出控制端，所述鉴相器的上升脉冲信号输出端控制该选择开关的控制端实现导通或断开；

所述第四电流源的一端通过一选择开关连接至所述第二输出控制端，所述第四电流源的另一端连接至接地，所述鉴相器的下降脉冲信号输出端控制该选择开关的控制端实现导通或断开；

所述第二电容一端连接至所述第二输出控制端，另一端连接至接地；

所述第一输出控制端和所述第二输出控制端分别连接至所述电压电流转换及电流加法电路单元。

优选的，所述第一电流源和所述第二电流源的电流大小相同，所述第三电流源和所述第四电流源的电流大小相同，所述第一电流源的电流为所述第三电流源的电流大小的数倍。

优选的，所述电压电流转换及电流加法电路单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第二电阻及第三电阻；

所述第一晶体管的栅极连接至所述第一输出控制端作为输入，所述第一晶体管的源极通过串接所述第二电阻连接至接地，所述第一晶体管的漏极连接至所述第三晶体管的漏极；

所述第二晶体管的栅极连接至所述第二输出控制端作为输入，所述第二晶体管的源极通过串接所述第三电阻连接至接地，所述第二晶体管的漏极连接至所述第四晶体管的漏极；

所述第三晶体管的栅极连接至所述第五晶体管的栅极，所述第三晶体管的源极连接至电源电压，所述第三晶体管的漏极连接至所述第一晶体管的栅极；

所述第四晶体管的栅极连接至所述第六晶体管的栅极，所述第四晶体管的源极连接至电源电压，所述第四晶体管的漏极连接至所述第四晶体管的栅极；

所述第五晶体管的源极连接至电源电压，所述第五晶体管的漏极连接至所述第六晶体管的漏极；

所述第六晶体管的源极连接至电源电压，所述第六晶体管的漏极连接至所述第七晶体管的漏极；

所述第七晶体管的栅极作为输出连接至所述电流控制振荡器，所述第七晶体管的源极连接至接地，所述第七晶管的漏极连接至所述第七晶体管的栅极。