[发明专利]一种屏蔽栅VDMOS器件在审
| 申请号： | 201710668239.X | 申请日： | 2017-08-07 |
| 公开（公告）号： | CN107482056A | 公开（公告）日： | 2017-12-15 |
| 发明（设计）人： | 任敏;罗蕾;谢驰;李泽宏;高巍;张金平;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/423 | 分类号： | H01L29/423;H01L29/78 |
| 代理公司： | 成都点睛专利代理事务所(普通合伙)51232 | 代理人： | 葛启函 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 一种 屏蔽 vdmos 器件 | ||
1.一种屏蔽栅VDMOS器件，其特征在于，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体漂移区(3)顶层具有第二导电类型半导体体区(8)，在第二导电类型半导体体区(8)上具有槽栅，所述槽栅从第二导电类型半导体体区(8)中部穿过并进入第一导电类型半导体漂移区(3)，所述槽栅两侧的第二导电类型半导体体区(8)中分别具有相互独立且相邻的第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区(10)；所述金属源极(12)位于第二导电类型半导体体区(8)及槽栅表面；所述槽栅自下而上顺次包括：第一介质层(71)、第二介质层(72)、第三介质层(73)，所述第一介质层中具有控制栅电极(4)，所述控制栅电极(4)的上表面结深小于第一导电类型半导体掺杂源区(10)的下表面结深，所述控制栅电极(4)的下表面结深大于第二导电类型半导体体区(8)的下表面结深；所述第二介质层中具有第一屏蔽栅电极(5)，所述第三介质层中具有第二屏蔽栅电极(6)；所述控制栅电极(4)与第一屏蔽栅电极(5)相互隔离，第一屏蔽栅电极(5)与第二屏蔽栅电极(6)相互接触；所述控制栅电极(4)连接栅电位，所述第一屏蔽栅电极(5)和第二屏蔽栅电极(6)均连接源电位；其特征在于：第一介质层(71)、第二介质层(72)和第三介质层(73)的厚度顺次减小，且第一屏蔽栅电极(5)的宽度大于第一屏蔽栅电极(4)的宽度。
2.根据权利要求1所述的一种屏蔽栅VDMOS器件，其特征在于，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
3.根据权利要求1所述的一种屏蔽栅VDMOS器件，其特征在于，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
4.根据权利要求1所述的一种屏蔽栅VDMOS器件，其特征在于，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
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