[发明专利]一种屏蔽栅VDMOS器件在审
申请号: | 201710668239.X | 申请日: | 2017-08-07 |
公开(公告)号: | CN107482056A | 公开(公告)日: | 2017-12-15 |
发明(设计)人: | 任敏;罗蕾;谢驰;李泽宏;高巍;张金平;张波 | 申请(专利权)人: | 电子科技大学 |
主分类号: | H01L29/423 | 分类号: | H01L29/423;H01L29/78 |
代理公司: | 成都点睛专利代理事务所(普通合伙)51232 | 代理人: | 葛启函 |
地址: | 611731 四川省成*** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 一种 屏蔽 vdmos 器件 | ||
技术领域
本发明属于功率半导体技术领域,具体涉及一种屏蔽栅VDMOS器件。
背景技术
在功率半导体器件领域,以垂直双扩散工艺形成的纵向MOSFET称为垂直双扩散绝缘栅场效应晶体管,即VDMOSFET,简称为VDMOS。因VDMOS具有开关速度快、输入阻抗高级频率特性优异等特点,使其在空间系统中得到了广泛的应用。为了提高DMOS的性能,研究人员提出了屏蔽栅(Split-Gate Trench,SGT)功率半导体器件,这类型器件通过采用一层多晶层(Shield)作为“体内场板”来降低漂移区的电场,进而实现显著降低器件导通电阻和击穿电压的目的。非箝位感性负载下的开关过程(Unclamped Inductive Switching,UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。在系统应用中,屏蔽栅半导体器件的工作电流较高,线路中寄生电感会储存有较大的能量,而这部分能量会通过功率半导体器件进行释放,使得功率半导体器件处于雪崩击穿状态,这个过程中电流会流经重掺杂源区下方的体区区域,极易导致功率半导体器件的寄生三极管开启,致使器件失效,而这种失效带来的损伤是不可修复的。因此,屏蔽栅功率半导体器件的雪崩耐量是衡量其抗UIS失效能力的重要参数。
现有技术中,提高屏蔽栅半导体功率器件的抗UIS失效能力通常是采用高能量硼注入或深扩散来减小器件N+源区下的P型体区电阻以降低寄生BJT基区电阻,进而抑制寄生BJT管的开启。然而,这一方法无法实现无限降低寄生BJT基区电阻,因为这样会导致功率器件阈值电压(沟道开启电压)的增加;另外,这一方法无法从根本上解决由于雪崩击穿而导致器件失效的问题,因为上述方法只能抑制寄生BJT,而不是完全杜绝寄生BJT的开启。因此,亟需一种能够从根本上解决由于寄生BJT开启所导致屏蔽栅VDMOS器件可靠性差的问题。另外,J.Yedinak等人于2010年在文献《An drews.Optimizing Oxide Charge Balanced Devices for Unclam ped Inductive Switching(UIS)》中提到:屏蔽栅VDMOS器件的雪崩击穿点位置会影响其雪崩耐量。经优化的屏蔽栅VDMOS的雪崩击穿通常发生在槽底,UIS过程中温度相对较低,具有较好的UIS能力,然而这样会降低器件的耐压性能。而未经优化的屏蔽栅VDMOS的雪崩击穿发生在槽顶,UIS过程中温度较高,UIS能力差。因此,在解决由于寄生BJT开启所导致屏蔽栅VDMOS器件可靠性差的问题的同时,如何优化屏蔽栅VDMOS器件的UIS能力和耐压能力的折中关系,也成为了本领域技术人员亟待解决的技术问题。
发明内容
本发明为了解决屏蔽栅半导体功率器件由于寄生三极管开启而造成器件失效的问题,提供了一种具有高抗UIS失效能力且不牺牲击穿电压性能的屏蔽栅VDMOS器件。为了解决上述技术问题,本发明提供的技术方案如下;
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