[发明专利]半导体器件

说明书

相关申请的交叉引用

于2016年8月3日提交的日本专利申请No.2016-153040的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

技术领域

本发明涉及半导体器件，并且适用于例如具有用于主IGBT的电流检测的感测IGBT的半导体器件。

背景技术

沟道电阻低并且损耗小的沟槽栅极电极型IGBT(绝缘栅双极型晶体管)具有由p型集电极层、低电阻n型缓冲层和高电阻n型漂移层三层构成的硅衬底；形成在n型漂移层的上表面上的p型基底层；以及与p型基底层相邻并形成在硅衬底的上表面中的多个沟槽。在每个沟槽中设置与硅衬底绝缘的沟槽栅极电极。沟槽的侧壁用作晶体管的沟道。

此外，已知作为检测安装在半导体芯片上的主IGBT的电流的元件，将包括感测电流检测单元的感测IGBT(次IGBT)安装在半导体芯片上。

在专利文献1(日本未审专利公开No.2012-256839)中描述了IE(注入增强)型沟槽IGBT的结构。

另外，在专利文献2(日本未审专利公开No.2013-140885)中描述了GGEE型和EGE型各自的IGBT。

发明内容

在沟槽型IGBT中，在与沟槽栅极电极相邻的浮置状态的p型区域中积聚正空穴，从而促进电导率调制，因此降低导通电压。另一方面，存在这样的情况：由于在多个感测IGBT并排布置的感测IGBT单元的最外周感测IGBT中，在p型区域中难以存储正空穴，因此，导通电压不降低，并且特别是在低电压区中感测IGBT不工作。在这种情况下，产生不能通过使用感测IGBT来检测主IGBT的电流的问题。

从本说明书和附图的描述中，本发明的其它目的和新颖特征将变得显而易见。

将简要描述本申请中公开的实施例的典型一个的概述如下：

根据本发明的一个方面的半导体器件适于用于主IGBT单元的电流检测的感测IGBT单元的在浮置状态的p型阱的上表面上具有n⁺型半导体区，p型阱在有源区的最外侧的周边部分处与沟槽栅极电极相邻。

根据本发明的一个方面，可以提高半导体器件的性能。

附图说明

图1是示出根据本发明的实施例1的半导体器件的平面图；

图2是示出根据本发明的实施例1的构成半导体器件的感测IGBT单元的平面图；

图3是示出根据本发明的实施例1的构成半导体器件的主IGBT单元的平面图；

图4是示出根据本发明的实施例1的构成半导体器件的感测IGBT单元的平面图；

图5是沿图4的A-A线截取的截面图；

图6是示出根据本发明的实施例1的构成半导体器件的主IGBT单元的平面图；

图7是沿图6的B-B线截取的截面图；

图8是说明根据本发明的实施例1的构成半导体器件的感测IGBT的操作的截面图；

图9是示出根据本发明的实施例1的变形例1的构成半导体器件的感测IGBT单元的平面图；

图10是沿图9的C-C线截取的截面图；

图11是示出根据本发明的实施例1的变形例2的构成半导体器件的感测IGBT单元的平面图；

图12是示出根据本发明的实施例1的变形例3的构成半导体器件的感测IGBT单元的平面图；

图13是示出根据本发明的实施例1的变形例3的构成半导体器件的主IGBT单元的平面图；

图14是示出根据本发明的实施例1的变形例3的构成半导体器件的感测IGBT单元的平面图；

图15是沿图14的D-D线截取的截面图；

图16是示出根据本发明的实施例1的变形例3的构成半导体器件的主IGBT单元的平面图；

图17是沿图16的E-E线截取的截面图；

图18是示出根据本发明的实施例1的变形例4的构成半导体器件的感测IGBT单元的平面图；

图19是沿图18的F-F线截取的截面图；

图20是示出根据本发明的实施例2的构成半导体器件的感测IGBT单元的平面图；

图21是沿图20的G-G线截取的截面图；

图22是示出根据本发明的实施例2的变形例的构成半导体器件的感测IGBT单元的平面图；

图23是沿图22的H-H线截取的截面图；

图24是示出根据本发明的实施例3的构成半导体器件的感测IGBT单元的平面图；