[发明专利]用于通用乘积码背景的低延迟软解码器架构

说明书

本公开描述了用于以最小的硬件架构的改变来降低解码乘积码字的延迟的技术。在示例中，系统通过使用系统上可用的多个Chase解码程序中的至少一个来访问通用乘积码(GPC)码字并对通用乘积码(GPC)码字进行解码。第一Chase解码程序根据一组解码参数的第一值进行配置。第二Chase解码程序根据该一组解码参数的第二值进行配置。第二值与第一值不同。基于一组解码参数的第一值和第二值，第一Chase解码程序相对于第二Chase解码程序具有较小的延迟和较高的误码率(BER)。

相关申请的交叉引用

本申请要求于2016年8月11日提交的临时申请号为62/373,935、题 为“用于通用乘积码的低延迟软解码器架构(Low Latency Soft Decoder Architecture forGeneralized Product Codes)”的美国临时申请 的优先权，共同拥有并通过引用将其全部明确地并入本文。

背景技术

在NAND闪存中，使用最广泛的高级错误控制编码技术基于低密 度奇偶校验(LDPC)码和博斯-查德胡里-霍昆格姆 (Bose-Chaudhuri-Hocquenghem，BCH)码。虽然BCH码具有硬件友 好的实施方式，但是当多个NAND读取被用于生成软信息时，由于它 们缺乏软解码支持，所以其可能没有吸引力。LDPC软解码器提供显 著的性能提升。然而，LDPC解码器具有大的片上系统(SoC)面积并 消耗相对更多的功率。

鉴于LDPC和BCH码的缺点，已经开发了一类代码，其中这些代 码可以支持具有较小的SoC面积和较小的功耗的软判决解码。这些代 码包括乘积码。于2014年3月26日提交的专利号为9,231,623、题为“使 用错误交叉对turbo乘积码(TPC)进行Chase解码(ChaseDecoding for Turbo-Product Codes(TPC)Using Error Intersections)”的美国专利，于2016年5月18日提交的申请号为15/158,425、题为“用于NAND闪存的 通用乘积码(Generalized Product Codes For NAND Flash Storage)”的 美国专利申请，以及于2017年3月15日提交的申请号为15,460,155、题 为“用于通用乘积码的软解码器(Soft Decoderfor Generalized Product Codes)”的美国专利申请，均共同转让并通过引用以其全部明确地并 入本文，其描述了这种代码及其解码的示例。

与LDPC码相比，乘积码可以在硬判决解码中提供显著的性能提 升，具有更小的SoC面积和功率。在于2017年3月15日提交的申请号 为15,460,155、题为“用于通用乘积码的软解码器”的美国专利申请 中，描述了一种软解码器架构。该架构提供了接近LDPC码的软解码 性能。除了SoC面积和功率益处之外，与LDPC码相比，乘积码在吞 吐量方面具有竞争力。

然而，与LDPC软解码器相比，通用乘积码(GPC)的软解码器的 延迟可能相当高。在被共同地转让并通过引用以其全部明确地并入本 文的于2016年5月18日提交的申请号为15/158,416、题为“Turbo乘积码 的软解码中的性能优化(Performance Optimization InSoft Decoding For Turbo Product Codes)”的美国专利申请中，描述了用于Chase解码的提前中止算法。提前中止算法可以降低软解码器的延迟。尽管这种延 迟的降低是显著的，但LDPC解码器仍然是更快的软解码器。

许多产品应用对于硬和/或软判决解码可以是延迟敏感的。例 如，为了使GPC解决方案适于移动、客户端和企业应用，还需要显著 地减少软解码器延迟。

发明内容