[发明专利]直接带隙GeSn互补型TFET

说明书

本发明涉及一种直接带隙GeSn互补型TFET，包括：Si衬底101；Ge外延层102，设置于衬底101上表面；GeSn层103，设置于Ge外延层102上表面；P型基底104、N型基底105，设置于GeSn层103内；第一源区106、第一漏区107，设置于P型基底104内并位于两侧位置处；第二源区108、第二漏区109，设置于N型基底105内并位于两侧位置处；第一源区电极110，设置于第一源区106上表面；第一漏区电极111，设置于第一漏区107上表面；第二源区电极112，设置于第二源区108上表面；第二漏区电极113，设置于第二漏区109上表面。本发明采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础。

技术领域

本发明涉及集成电路技术领域，特别涉及一种直接带隙GeSn互补型TFET。

背景技术

半导体行业是现代科技的象征，伴随着近几十年现代科技行业日新月异的进步，以集成电路为主的半导体行业市场规模也不断增长，现在已经成为了全球经济的重要支柱行业之一。随着半导体器件特征尺寸的不断减小，尤其是进入纳米尺寸之后，器件中的短沟效应等负面效应对器件泄露电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将愈加严重。

针对这一问题，目前已提出较为有效的办法是可以通过采用低亚阈值摆幅的新型器件隧穿场效应晶体管取代传统的MOSFET来减小短沟道效应的影响。隧穿场效应晶体管(tunneling field effect transistor,简称TFET)是一种PIN结构的晶体管，它基于载流子的量子隧穿效应工作，并且可以通过器件优化，使得隧穿晶体管的亚阈值摆幅在室温里降到60mV/dec以下。利用互补型TFET代替传统CMOS，可以进一步缩小电路尺寸，降低电压，减小功耗。

但是由于隧穿晶体管的开态电流较小，使其电路性能不足，限制了隧穿晶体管的应用。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种直接带隙GeSn互补型TFET。

具体地，本发明一个实施例提出的一种直接带隙GeSn互补型 TFET100，包括：

Si衬底101；

Ge外延层102，设置于所述衬底101上表面；

GeSn层103，设置于所述Ge外延层102上表面；

P型基底104、N型基底105，设置于所述GeSn层103内；

第一源区106、第一漏区107，设置于所述P型基底104内并位于两侧位置处；

第二源区108、第二漏区109，设置于所述N型基底105内并位于两侧位置处；

第一源区电极110，设置于所述第一源区106上表面；

第一漏区电极111，设置于所述第一漏区107上表面；

第二源区电极112，设置于所述第二源区108上表面；

第二漏区电极113，设置于所述第二漏区109上表面。

在本发明的一个实施例中，所述Si衬底101为N型单晶硅且其掺杂浓度为5×10¹⁸cm^-3。

在本发明的一个实施例中，所述Ge外延层102为晶化Ge层。

在本发明的一个实施例中，所述Ge外延层102为N型掺杂且其厚度为200～300nm。

在本发明的一个实施例中，所述GeSn层103为N型掺杂且其厚度为140～160nm。