[发明专利]半导体器件及其制造方法

说明书

半导体器件包括非易失性存储器。该非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极。第二介电层设置在浮置栅极和控制栅极之间，具有氮化硅层、氧化硅层以及它们的多层的一种。第三介电层设置在第二介电层和控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。本发明的实施例还涉及半导体器件的制造方法。

技术领域

本发明涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元和外围电路的半导体器件及其制造方法。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻和抑制光刻操作数量的增加方面存在挑战。

发明内容

本发明的实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。

本发明的另一实施例提供了一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：栅极介电层，设置在衬底上方；以及伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；至少部分地去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且至少部分地去除所述逻辑电路区的所述伪逻辑栅极，从而形成第一逻辑栅极间隔；以及在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，其中，所述第三介电层包括具有高于氮化硅的介电常数的介电材料。

本发明的又一实施例提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述第一介电层上；控制栅极；第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氮化硅层、氧化硅层以及它们的多层的一种；以及第三介电层，设置在所述第二介电层和所述控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图2A至图2D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图3A至图3C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。

图4A和图4B示出了分别示出对应于图3C的区A1和A2的堆叠结构的放大截面图。

图5A、图5C和图5D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图5B是示出对应于图5A的区A3的堆叠结构的放大截面图。