[发明专利]一种指定逻辑功能用CMOS电路实现的方法

说明书

本发明公开了一种指定逻辑功能用CMOS电路实现的方法，其根据指定逻辑功能的“积之和”形式的逻辑函数表达式产生“和之积”形式的逻辑函数表达式；然后根据指定逻辑功能的“积之和”形式的逻辑函数表达式生成上拉网络，根据“和之积”形式的逻辑函数表达式生成下拉网络；再串联上拉网络和下拉网络，合并相同的变量，合并后得到的变量作为输入变量；最后在那些变量取值形式与电路实际输入变量取值形式不一致的输入变量的输入端串接反相器，得到了实现指定逻辑功能的CMOS电路；优点是根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路。

技术领域

本发明涉及一种数字逻辑电路实现技术，尤其是涉及一种指定逻辑功能用CMOS电路实现的方法，其适用于所指定逻辑功能可以用乘积项之和形式来描述的情形。

背景技术

数字逻辑电路的功能既可以通过调用基本单元电路，如：“与”门、“或”门、“非”门、加法器、选择器等实现，也可以通过pMOS晶体管和nMOS晶体管(即CMOS晶体管)来连接实现。相比于通过调用基本单元电路来实现，通过CMOS晶体管直接构造的数字逻辑电路在电路面积、功耗或延时方面往往可以得到进一步的优化。

用CMOS电路实现数字逻辑电路的功能的原理可以用图1来表示。在图1中，输入X由n个输入变量组成(n≥1)，分别连接着pMOS晶体管和nMOS晶体管的栅极，当pMOS晶体管的栅极为低电平时，pMOS晶体管导通，反之pMOS晶体管截止；nMOS晶体管的栅极的电平与导通情况和pMOS晶体管刚好相反。当由pMOS晶体管构成的上拉网络导通时，输出f(X)就与V_dd连通，输出f(X)为高电平；当由nMOS晶体管构成的下拉网络导通时，输出f(X)就与GND连通，输出f(X)为低电平，由此实现了数字逻辑电路的功能。

当逻辑函数f(X)已知时，且f(X)采用常用的乘积项之和形式时，如何快速用CMOS晶体管使由CMOS晶体管连接而成的数字逻辑电路的功能与f(X)的逻辑功能一致是一项值得研究的技术。

发明内容

本发明所要解决的技术问题是提供一种指定逻辑功能用CMOS电路实现的方法，其根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路。

本发明解决上述技术问题所采用的技术方案为：一种指定逻辑功能用CMOS电路实现的方法，其特征在于包括以下步骤：

步骤一：将指定逻辑功能的“积之和”形式的逻辑函数表达式记为f(X)，f(X)以乘积项之和形式描述；然后根据f(X)产生“和之积”形式的逻辑函数表达式，具体过程为：同时将f(X)中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式，记为g(X)；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量或原变量的反变量；

步骤二：根据f(X)生成实现指定逻辑功能的CMOS电路对应的上拉网络，具体过程为：将f(X)中的每个乘积项中的每个变量表示为一个pMOS晶体管，且以每个变量在其所在乘积项中的出现形式之补的形式连接到其所表示的pMOS晶体管的栅极，将f(X)中的乘积项中的逻辑“与”表示为对应的pMOS晶体管的串联，将f(X)中的乘积项之间的逻辑“或”表示为对应的pMOS晶体管的并联；

并且，根据g(X)生成实现指定逻辑功能的CMOS电路对应的下拉网络，具体过程为：将g(X)中的每个因式中的每个变量表示为一个nMOS晶体管，且以每个变量在其所在因式中的出现形式连接到其所表示的nMOS晶体管的栅极，将g(X)中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将g(X)中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联；