[发明专利]用于半导体封装的连接芯片焊盘的引线框架

说明书

本分案申请是基于申请号为201110265774.3，申请日为2011年7月26日，发明名称为“用于半导体封装的连接芯片焊盘的引线框架”的中国专利申请的分案申请。

技术领域

本发明涉及一种用于成型塑料封装的引线框架，该类型的成型塑料封装密封一个或多个半导体装置。更具体地，引线框架由单个导电衬底通过选择性图案化外部引线端、路径电路和内部引线端的连续金属移除工艺来形成。

背景技术

一种类型的用于包装半导体装置的封装是成型塑料封装。半导体装置被包装在一块提供环境保护的聚合体树脂中。电信号通过多个不同的导电结构在半导体装置和例如为印刷电路板(“PCB”)的外部电路之间传输。在引线式封装中，导电引线框架具有内部引线端和相对的外部引线端。典型地通过化学蚀刻来形成引线框架配置。从蚀刻因素考虑，将内部引线端的间距(pitch)限定至约引线框架的厚度。结果是，引线与半导体装置之间限定有一距离且通过小直径导线电互连至半导体装置上的输入/输出焊盘。引线从内部引线端向外延伸以端接至焊接到外部电路接触焊盘的外部引线端。这种类型的引线式封装占用的脚印(印刷电路版或者其它外部结构上的表面区域)远大于半导体装置的脚印。

在半导体封装产业中存在这样一种需求：减小半导体封装的脚印，目标是获得封装脚印不大于半导体装置脚印的芯片级封装。在引线式封装中，内部引线处的接合焊盘间距和用于电路板附着的封装外部的连接盘(land)间距之间总具有颇大的差异。接合焊盘间距趋向于获得较好的几何结构以最大化地利用硅片实际占用面积，而电路板级间距为PCB布线和焊接保留更宽间隔。引线框架的从芯片接合焊盘间距至外部连接盘间距的输出端导致封装比半导体装置占用更大的脚印。这与芯片级封装(“CSP”)的概念和需求相反。

向CSP的发展趋势促使“阵列”封装的发展，其具有以合适的电路板附着间距的栅格阵列方式安排的外部连接盘。这种栅格阵列被限制在芯片的脚印之内。然而，这种封装要求通过使用接口将半导体装置接合焊盘连接到所期望的连接盘位置，该接口通常称为内插器(interposer)。如在美国专利No.6,477,034中所公开的，内插器是多层，通常是薄2层或3层的、能够实现间距输出和电路连接的柔性或类似衬底。在此合并引入美国专利No.6,477,034全部内容作为参考。内插器并不是优选的。除了主要的成本增加之外，在封装组装时还需要额外的处理步骤。

球形栅格阵列(“BGA”)封装使用印刷电路板衬底用于电路布线和用于支撑连接盘在应用界限内的重新定位，即折衷布线特征/能力上的技术限制对抗板附着热焊接的限制。为了实现密集封装和连接盘的定位，许多BGA衬底利用具有通孔的多层配置。然而，使用这种BGA衬底和额外的通孔极大地增加了成本和处理步骤。

McLellan等的美国专利No.6,498,099中公开了一种用来制造方形扁平无引脚式(“QFN”)封装的引线框架的方法，在此合并引入其全部内容作为参考。部分蚀刻导电衬底的第一侧以限定出焊盘附着和内部引线端。半导体装置接合到部分被限定的焊盘附着且通过打线等电互连到部分被限定的内部引线端。然后将半导体装置、部分被限定的焊盘附着、部分被限定的内部引线和打线密封在聚合成型树脂内。然后蚀刻导电衬底的相对的第二侧以电隔离焊盘附着和内部引线端以及限定出外部引线端。

共有的美国专利号6,812,552公开了另一种用于制造QFN封装的方法，且在此合并引入其全部内容作为参考。已经授权为美国专利No.6,812,552的申请在2003年10月30日公开，其美国专利申请公开号为US 2003/0203539A1。

然而，仍然存在对制造这样一种芯片级和其它半导体封装的方法的需求：其具有正确定位的内部和外部引线端以及路径电路，其不需要复杂的制造步骤或包含附加的内插器电路。进一步地存在对通过这种方法所制造的封装的需求。

发明内容