[发明专利]一种半导体器件及其制作方法

说明书

本发明提供一种半导体器件结构及其制作方法，包括：提供半导体结构，在半导体结构表面形成层间介质叠层，包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少其中的一层在所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。本发明通过在层间介质层中设置伪插塞层，利用伪插塞层的蜂窝消力作用，使层间介质层的受力向不同的方向发散，从而使封装时的键合力到达易损层时大大减小，同时增大了易损层对力的承受能力，有效防止芯片层间介质层断裂以及与该层介质层相邻的上层金属连线损伤。

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种半导体器件及其制作方法。

背景技术

随着半导体制造技术不断进步、晶体管中栅极尺寸不断缩小，使得集成电路装置尺寸的不断缩小，而数量巨大的半导体元件以多层互连结构，密集地嵌于芯片基底中，并通过多层金属互连层连接。在半导体器件制备的后段制程(The back end of line，BEOL)中，焊接引线键合技术是一种广泛使用的装配封装技术。其包括在半导体芯片最上方的互连线上设置一引线键合焊盘(wire bond pads，下面简称焊盘)，并在焊盘上焊接一引线以将具有电路的半导体管芯连接到原件封装上的引脚，实现I/O(in/out)接口连接。

在集成电路急速发展的今天，如何提高产品的良率成为芯片制造者研究的重点,但是在后段封装时造成的芯片损伤也是不能够忽略的。比如：如图1所示，封装时过大的键合力(bonding force)会导致金属层间介质层(IMD)断裂，进而造成其上的内部金属连线(inter metal line)的损坏(例如第二层间介质层202层沿实线箭头方向断裂，断裂继而又会引起第三金属层303损伤)，造成芯片失效。

目前，最直接有效的方法是减小封装时的键合力，但是这样会导致焊接引线不能牢固的连接在焊盘上而导致良率降低。另外一种方法(如图2所示)是在容易断裂的那层层间介质层的上一层层间介质层中，要求插塞(via)之间的距离与焊盘的尺寸一样(例如，若第二层间介质层202容易断裂，则在第三层间介质层203中设置插塞层4中插塞之间的距离与焊盘的尺寸一样)，这样可以利用金属层与第三层间介质层203之间的张力来减小键合力对第二层间介质层202造成的损伤，但是这样情况要求金属层303的长度至少与焊盘一样长。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件及其制作方法，用于解决现有技术中封装键合时过大的键合力导致芯片内部层间介质断裂以及金属连线损伤的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件的制作方法，所述方法至少包括：

提供半导体结构，在所述半导体结构表面形成层间介质叠层，所述层间介质叠层包括若干堆叠的层间介质层；

在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；

至少在其中的一层所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。

作为本发明的一种优选方案，所述伪插塞层中的伪插塞最多与上下相邻金属层中的一层接触。

作为本发明的一种优选方案，在制作有所述伪插塞层的层间介质层之上的金属层中至少有一层金属层制作为分段金属结构，所述伪插塞层中的伪插塞在垂直方向上对准所述分段金属结构之间的间隔。

作为本发明的一种优选方案，所述伪插塞层中的伪插塞与同层插塞层中的插塞呈间隔交错排列。

作为本发明的一种优选方案，相邻两层所述伪插塞层中，一层所述伪插塞层中的伪插塞与另一层所述伪插塞层中的伪插塞在垂直方向上错开排列。