[发明专利]一种三维存储器的制备方法及其结构

说明书

技术领域

本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器的制备方法及其结构。

背景技术

随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。平面结构的存储器已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。

为了解决上述困难，业界提出了三维存储器(3D NAND)的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了存储器颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。

三维存储器结构通常包括：(1)阵列存储区，即存储单元阵列，阵列存储区作为存储电荷所在的区域，形成纵向堆叠的结构，阵列存储区的MOS管导电沟道的方向通常沿着纵向分布，因此不同于传统二维存储器中存储单元是水平分布的结构；(2)外围电路区，为了使得阵列存储区实现功能化，需要外围电路的辅助作用，外围电路区不仅可以为阵列存储区供电，还具备逻辑运算以及静电防护的作用。在三维存储器结构中，外围电路区通常是采用传统的二维制备工艺制备的，另外，为了使存储器能够正常工作，外围电路区在整个存储器结构中所占的面积甚至达到一半以上。根据在垂直方向堆叠的颗粒层数不同，3D NAND颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3D NAND技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。

如图1所示，现有的三维存储器的制备工艺流程是先做二维的外围电路区11以及阵列存储区12的氮化硅层13和氧化硅层14的堆叠；然后再制备三维阵列存储区12，具体为，如图2和3所示，分别形成阵列存储区12的沟道区15以及金属栅16；如图4所示，紧接着通过图形化，刻蚀和钨塞(Wplug)形成接触孔(CT)17，然后通过重复的双镶嵌技术实现多层金属互联。基于现有的三维存储器的制备工艺流程，当存储单元堆叠层数增多时，所需要的外围电路的介质层厚度就要增厚，在随后工艺制程中，热处理使得晶圆的应力变得不可控，晶圆在较厚的二氧化硅的应力作用下变得弯曲，当晶圆弯曲到一定程度时，不仅带来光罩套刻精度的问题，甚至会影响到机械手抓取晶圆的能力；三维存储器芯片被分为阵列存储区12与外围电路区11，阵列存储区12的制备过程中由于局部应力的不均匀性，使得外围电路区11发生挤压，这样在形成接触孔17时，接触孔17并不能完全按照设计意图生长在器件接触窗范围内，造成接触失效。

发明内容

本发明的目的就是为了解决以上问题，通过将外围电路区的接触孔工艺提前到阵列存储区金属栅工艺之前，实现接触孔的刻蚀对外围电路区二氧化硅薄膜应力的释放，改善晶圆宏观应力分布，并有效减小弯曲，另外由于外围电路区接触孔置于阵列存储区金属栅工艺之前，阵列存储区金属栅工艺的局部应力不均匀性不会造成外围电路的接触失效。本发明的目的是通过以下技术方案实现的。

一种三维存储器的制备方法，其特征在于，包括如下步骤：

提供一基板，在所述基板上形成三维存储器的外围电路区和阵列存储区；

在所述基板上形成表面平坦的绝缘层以覆盖上述外围电路区和阵列存储区；

在所述阵列存储区中形成存储单元的沟道区；

对所述外围电路区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述外围电路区电连接的多个第一接触孔；

在所述阵列存储区形成存储单元的金属栅；

对所述阵列存储区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述阵列存储区的每一个金属栅电连接的多个第二接触孔。