[发明专利]显示器

说明书

本发明公开了一种显示器，包括N*M个像素区块、数据驱动电路、多条数据线、栅极驱动电路、多条栅极线、多个栅极缓冲电路、多个数据缓冲电路、栅极信号延迟电路以及数据信号延迟电路。栅极缓冲电路电性耦接N*M个像素区块中两像素区块之间。数据缓冲电路电性耦接N*M个像素区块中两像素区块之间。栅极信号延迟电路电性耦接栅极驱动电路。数据信号延迟电路电性耦接数据驱动电路。

技术领域

本发明涉及一种显示器，特别是涉及一种具缓冲电路的显示器。

背景技术

显示器的应用日渐广泛，举例言，显示器当前整合了相机、通讯、或者是显示的功能。而显示器的解析度也日渐的提高，由Full HD提升致4K*2K显示器更甚至提升到8K*4K显示器。随着解析度的提高，像素可以更新的时间将变得更短，并且随着解析度的提升，显示器内部信号的传递上，也容易发生衰减，因此，此课题成为一个讨论的主题。

发明内容

本发明提供一种显示器，可以降低信号的延迟造成的不匹配性。

本发明实施例提供一种显示器包括：N*M个像素区块、数据驱动电路、多条数据线、栅极驱动电路、栅极线、多个栅极缓冲电路、多个数据缓冲电路、栅极信号延迟电路以及数据信号延迟电路。N*M个像素区块排列为具有N列及M行的像素区块矩阵，每一该些像素区块具有多个像素，其中N及M为大于2的整数；一栅极驱动电路，电性耦接像素区块；数据驱动电路电性耦接该些像素区块；每一该些栅极线电性耦接栅极驱动电路，并且电性耦接该些像素区块中的多个像素；每一该些数据线电性耦接数据驱动电路，并且电性耦接该些像素区块中的多个像素；每一该些栅极缓冲电路电性耦接N*M个像素区块中两像素区块之间，每一该些栅极线通过该些栅极缓冲电路电性耦接该些像素；每一该些数据缓冲电路电性耦接N*M个像素区块中两像素区块之间，每一该些数据线通过该些数据缓冲电路电性耦接该些像素；栅极信号延迟电路电性耦接栅极驱动电路，该些栅极线通过栅极信号延迟电路电性耦接该些像素区块；数据信号延迟电路电性耦接数据驱动电路，该些数据线通过数据信号延迟电路电性耦接该些像素区块。

在一种选用的实施方式中，电性耦接第1至N列的像素区块的数据线所经由的数据信号延迟电路的级数递增。

在一种选用的实施方式中，数据信号延迟电路对于电性耦接第1列像素区块的数据线的延迟量实质上等于0。

在一种选用的实施方式中，数据信号延迟电路具有多个第一延迟单元，其中电性耦接第2至N列像素区块的数据线分别通过1至N-1级第一延迟单元电性耦接对应的像素区块。

在一种选用的实施方式中，电性耦接第1至M行的像素区块的栅极线所经由的栅极信号延迟电路的级数递增。

在一种选用的实施方式中，栅极信号延迟电路对于电性耦接第1行像素区块的栅极线的延迟量实质上等于0。

在一种选用的实施方式中，栅极信号延迟电路具有多个第二延迟单元，其中电性耦接第2至M行像素区块的数据线分别通过1至M-1级第二延迟单元电性耦接对应的像素区块。

在一种选用的实施方式中，数据信号延迟电路具有多个第一解多工器，每一该些第一解多工器的一输入端电性耦接该些数据线其中之一，每一该些第一解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。

在一种选用的实施方式中，栅极信号延迟电路及数据信号延迟电路分别具有多个延迟单元，该些延迟单元电性耦接该些像素区块，每一该些延迟单元具有至少一缓冲电路。

在一种选用的实施方式中，栅级信号延迟电路具有多个第二解多工器，每一该些第二解多工器的一输入端电性耦接该些栅极线其中之一，每一该些第二解多工器的多个输出端分别电性耦接具有不同延迟量的传输路径。

附图说明

图1为本发明第一实施例显示器示意图；