[发明专利]存储器结构

说明书

本发明公开了一种存储器结构。所述存储器结构包含K条第一控制线、M组第二控制线和存储器单元阵列。K与M为正整数。每一组第二控制线包含至少一第二控制线。所述存储器单元阵列包含M个存储体。所述M个存储体均耦接到所述K条第一控制线，且分别依据M个存储体选取信号而被选取，以通过所述K条第一控制线接收共享的一组第一控制信号。所述M个存储体分别耦接到所述M组第二控制线，以及分别通过所述M组第二控制线接收彼此独立的M组第二控制信号。每一存储体依据相对应的存储体选取信号、所述组第一控制信号以及相对应的一组第二控制信号来进行列选取操作与信号感应放大操作的其中之一。所述存储器结构可实现高带宽存取与高速随机存取的目的。

技术领域

本发明涉及存储器，特别涉及一种包含有分为多个存储体的存储器单元阵列的存储器结构，其中所述些存储体可依据共享的地址译码器而被彼此独立地存取。

背景技术

现有的存储体(memory bank)本身具有独立/专属的列选取译码器(columnselect decoder)(或位开关(bit switch))及位线信号感应放大控制信号(bit linesense amplifier control signal)以进行数据存取。然而，在将具有多个存储体的现有存储器组件用于进行数据存取的情形下，由于不同的存储体需要各自的列选取译码器及各自的位线信号感应放大控制信号，导致存储器晶粒(memory die)的面积与成本大幅增加。

发明内容

因此，本发明公开一种电路结构与锁存型局部驱动电路(latch-type localdrive circuit)，以使各存储器可共享全局地址译码电路(global address decodercircuit)，从而大幅减小对存储器晶粒面积的影响，实现彼此独立的多组存储体的结构。

本发明的一实施例公开了一种存储器结构。所述存储器结构包含K条第一控制线、M组第二控制线以及一存储器单元阵列。K与M均为正整数。每一组第二控制线包含至少一条第二控制线。所述存储器单元阵列包含M个存储体。每一存储体包含排列成多行与多列的多个存储器单元。所述M个存储体均耦接到所述K条第一控制线且分别耦接到所述M组第二控制线。所述M个存储体分别依据M个存储体选取信号而被选取，以通过所述K条第一控制线接收共享的一组第一控制信号。所述M个存储体分别通过所述M组第二控制线接收彼此独立的M组第二控制信号。每一存储体依据相对应的一存储体选取信号、所述组第一控制信号以及相对应的一组第二控制信号来驱动所述多列，以进行一列选取操作与一信号感应放大操作的其中之一。

本发明所公开的存储器结构可于单一存储器单元阵列之中提供多个存储体，其中，通过一锁存型局部驱动电路(例如，包含一列选取驱动电路级/或一信号感应放大驱动电路))，所述多个存储体可依据一共享地址译码电路(例如，包含一全局列选取译码器及/或一全局存储器区块译码器)而被彼此独立地存取，进而达成高带宽存取与高速随机存取的目的。

附图说明

图1是本发明存储器结构的一实施例的示意图。

图2是图1所示的存储器结构的一具体实施方式的示意图。

图3是图2所示的存储器结构所采用的控制结构涉及于列选取操作的一实施例的示意图。

图4是图3所示的列选取驱动电路的一具体实施方式的示意图。

图5是图4所示的列选取驱动器的一具体实施方式的示意图。

图6绘示了图3所示的不同列选取驱动电路的信号的一实施例的时序图。

图7是图2所示的存储器结构所采用的控制结构涉及于信号感应放大操作的一实施例的示意图。

图8是图7所示的信号感应放大驱动电路的一具体实施方式的示意图。

图9是图8所示的信号感应放大驱动器的一具体实施方式的示意图。