[发明专利]平面型的或非平面型的基于FET的静电放电保护器件

说明书

本发明的实施例涉及一种静电放电(ESD)保护器件，具有连接至第一电节点的源极区、连接至与第一电节点不同的第二电极的第一漏极区，以及位于源极区和第一漏极区之间的扩展漏极区。扩展漏极区包括N个电浮动掺杂区和连接至第二电极的M个栅极区，其中，N和M是大于1的整数并且N等于M。N个电浮动掺杂区的每一个电浮动掺杂区与M个栅极区的每一个栅极区相间布置。本发明的实施例还涉及一种集成电路(IC)。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及静电放电保护器件。

背景技术

本发明通常涉及集成电路(IC)的静电放电保护器件。

静电放电(ESD)事件能够严重损坏包括IC在内的电子组件。在ESD事件期间，在狭小区域内产生大量的热，这就需要快速去除热量以防止对IC产生任何的损害。ESD事件是大量电势瞬间积聚的结果，通常导致ESD事件的原因是与静电场直接或间接接触。能够导致损害IC的ESD事件的各种因素包括与人体或机器(诸如，不当接地的测试设备或其他电气组件)的接触。ESD保护器件容纳在各种电子装置中以防止或降低对IC的损害。

倾向于更小的且更快的电路的这种趋势已经增强了集成电路对ESD事件的敏感度并且增大了设计有效的ESD保护器件的复杂度。

发明内容

根据本发明的一个方面，提供了一种静电放电(ESD)保护器件，包括：源极区，连接至第一电节点；第一漏极区，连接至不同于所述第一电节点的第二电节点；以及扩展漏极区，位于所述源极区和所述第一漏极区之间，所述扩展漏极区包括：N个电浮动掺杂区；和M个栅极区，连接至所述第二电节点，其中，N和M是大于1的整数，并且其中，所述N个电浮动掺杂区中的一个或多个浮动掺杂区与所述M个栅极区中的一个或多个栅极区相间布置。

根据本发明的另一个方面，提供了一种静电放电(ESD)保护器件，包括：第一阱区，具有第一导电类型；源极区，具有与所述第一导电类型不同的第二导电类型，所述源极区位于所述第一阱区内；第一漏极区，具有所述第二导电类型；以及扩展漏极区，具有电浮动掺杂区和栅极区，其中，所述扩展漏极区的第一部分位于所述第一阱区内。

根据本发明的又一个方面，提供了一种集成电路(IC)，包括：I/O焊盘；电源轨；静电放电(ESD)保护器件，连接至所述I/O焊盘和所述电源轨，所述ESD保护器件包括：源极区，连接至所述电源轨；漏极区，连接至所述I/O焊盘；和扩展漏极区，位于所述源极区和所述漏极区之间的，所述扩展漏极区包括：电浮动掺杂区，和栅极区，连接至所述I/O焊盘，其中，所述电浮动掺杂区中的每一个与所述栅极区中的每一个相间布置；以及ESD保护电路，与所述ESD保护器件并联。

附图说明

当结合附图进行阅读时，通过下列详细的描述，可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的数量和尺寸。

图1和图2是示例性的ESD保护器件的平面图和截面图。

图3是图1和图2中的示例性的ESD保护器件的等效电路图。

图4是一种示例性的基于PMOS的ESD保护器件的电路图。

图5和图6是示例性的基于finFET的ESD保护器件的平面图。

图7和图8是示例性的基于NMOS漏极扩展的ESD保护器件的平面图和截面图。

图9是示例性的基于PMOS漏极扩展的ESD保护器件的截面图。

图10是一种示例性的基于finFET漏极扩展的ESD保护器件的平面图。

图11和图12是示例性的基于堆叠NMOS漏极扩展的ESD保护器件的平面图和截面图。