[发明专利]一种扩展分频比的可编程分频器

权利要求书

1.一种扩展分频比的可编程分频器电路结构，其特征在于，由n个2/3分频单元级联而成，其中前n-1级为不带分频比扩展位的2/3分频单元（DIV 2/3），最后一级为带有分频比扩展位的2/3分频单元（DIV 2/3_Modified）；

前n-1级不带分频比扩展位的2/3分频单元结构，包含：2个低电平有效的锁存器Nlatch1与Nlatch2，2个高电平有效的锁存器Platch1与Platch2，3个两输入与门AND1、AND2和AND3；2/3分频单元的输入信号为、P和MOD_in，输出信号为和MOD_out，它分为预分频逻辑与周期终止逻辑两部分，预分频逻辑由Nlatch1、Platch1和AND1构成，其中，Nlatch1与Platch1构成下降沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中，Nlatch2与Platch2构成下降沿触发的触发器；2/3分频单元的具体连接如下：Platch1的输出端Q与Nlatch1的输入端D相连，Nlatch1的输出端Q与AND2的一输入端相连，MOD_in信号接入AND2的另一输入端，AND2的输出端与Platch2的输入端D相连，Platch2的输出端Q与输入P信号一同接入AND3的输入端，AND3的输出端与Nlatch2的输入端D相连，Nlatch2的反相输出端和Nlatch1的反相输出端作为AND1的输入，AND1输出连接Platch1的输入端D；输入信号与Nlatch1、Nlatch2、Platch1、Platch2的clk端相连，Nlatch1的反相输出端作为信号输出，Platch2的输出端Q作为MOD_out信号输出；

最后一级带有分频比扩展位的2/3分频单元，其包含：2个带有复位端rst的低电平有效的锁存器Nlatch1与Nlatch2；2个带有复位端rst的高电平有效的锁存器Platch1与Platch2；3个两输入与门AND1、AND2和AND3；带有分频比扩展位的2/3分频单元的输入信号为、RST、P和MOD_in，输出信号为和MOD_out，其分为预分频逻辑与周期终止逻辑两部分；

预分频逻辑由Nlatch1、Platch1和AND1构成，其中，Nlatch1与Platch1构成上升沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中，Nlatch2与Platch2构成上升沿触发的触发器；

具体连接如下：Nlatch1的输出端Q与Platch1的输入端D相连，Platch1的输出端Q与AND2的一输入端相连，MOD_in信号接入AND2的另一输入端，AND2的输出端与Nlatch2的输入端D相连，Nlatch2的输出端Q与输入P信号一同接入AND3的输入端，AND3的输出端与Platch2的输入端D相连，Platch2的反相输出端和Platch1的反相输出端作为AND1的输入，AND1的输出连接Nlatch1的输入端D；输入信号与Nlatch1,Nlatch2,Platch1,Platch2的clk端相连，输入信号RST与Nlatch1,Nlatch2,Platch1,Platch2的复位端rst相连，Platch1的反相输出端作为信号输出，Platch2的输出端Q作为MOD_out信号输出；

带有分频比扩展位的2/3分频单元的复位端RST的作用是，当RST信号为低电平时，最后一级带有分频比扩展位的2/3分频单元分别将此2/3分频单元的复位至低电平、MOD_out复位至高电平、复位至高电平；

其中，输入信号作为第一级2/3分频单元的输入，其输出信号作为下一级2/3分频单元的输入信号，依次类推；最后一级2/3分频单元的MOD_in端固定接高电平，其输出MOD_out信号反馈回前一级作为前级MOD_in信号输入，依次类推；输出信号从倒数第二级2/3分频单元的MOD_out端引出，为分频比控制位，其中，分别连接第1~n-1级不带分频比扩展位的2/3分频单元的分频比控制端P，连接最后一级带有分频比扩展位的2/3分频单元的分频比控制端P，接最后一级2/3分频单元的RST端；总分频范围为2^n-1~2ⁿ⁺¹-1。