[发明专利]一种输入时钟稳定电路的逻辑实现装置

权利要求书

1.一种输入时钟稳定电路的逻辑实现装置，用于数字逻辑电路中，其特征在于，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、M个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell；每个所述分频单元包括1个D触发器和一个反相器inv，输入时钟PAD_CLOCK直接到作为所述时钟信号输入端clk_in的所述D触发器的C输入端，所述D触发器的输出端Q经过所述反相器inv送到所述D触发器的D输入端，其中，M个所述D触发器的输出端Q分别输出Q0、Q1、Q2、…QM-1，Q0为输入PAD_CLOCK的2分频；Q1为输入时钟PAD_CLOCK的4分频，Q2为输入时钟PAD_CLOCK的8分频…，以此类推，所述分频单元的输出QM-1为输入时钟PAD_CLOCK的2^M分频；其中，M为大于等于1的正整数；

所述延时稳定单元连接在所述M个级联的分频单元和所述时钟门控单元Clock_Gating_Cell之间，所述延时稳定单元根据预定延时时间和QM-1，进一步延时得到标志count_full，所述时钟门控单元基于所述标志count_full和输入时钟PAD_CLOCK，控制所述时钟信号输出端clk_out输出滤波后的时钟信号。

2.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述的M值为3，第三个所述D触发器的输出Q2为输入时钟PAD_CLOCK的8分频。

3.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述的M值为8，第八个所述D触发器的输出Q7为输入时钟PAD_CLOCK的128分频。

4.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述延时稳定单元包括计数器和比较器；所述计数器用于初始化和计数获得标志count_full的预定延迟时间，所述比较器用于监测是否获得标志count_full。

5.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述时钟门控单元Clock_Gating_Cell包括第一选择器和一个D触发器，所述第一选择器用于将所述延时稳定单元输出的滤波后时钟信号与所述时钟信号输入端clk_in作选通后稳定输出，所述D触发器将所述第一选择器输出的信号与时钟信号输入端clk_in进行同步后，输出稳定的滤波后的时钟信号。

6.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述D触发器至少一个为无复位触发器。

7.根据权利要求1-6任意一个所述的输入时钟稳定电路的逻辑实现装置，其特征在于，还包括测试模式控制单元；所述测试模式控制单元将滤波后的时钟信号与原始的输入时钟PAD_CLOCK用测试模式控制信号test_mode作选通，以使时钟信号输出端clk_out输出支持DFT的测试模式的时钟信号。

8.根据权利要求7所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述测试模式控制单元由第二选择器实现。

9.根据权利要求8所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述第二选择器为边缘敏感时钟门控电路。