[发明专利]一种输入时钟稳定电路的逻辑实现装置

说明书

一种输入时钟稳定电路的逻辑实现装置，其用于数字逻辑电路中，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、多个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell。本发明使得输入数字逻辑芯片中的时钟信号一段时间稳定以后，数字逻辑芯片内部的D触发器才得到时钟信号。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路模块的输出clk_out等于输入clk_in，以确保数字逻辑电路模块的时钟完全可控。

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种输入时钟稳定电路的逻辑实现装置。

背景技术

请参阅图1，图1所示为现有技术中数字逻辑电路芯片的等效电路图。如图所示，数字逻辑电路芯片按照结构特点不同分为两大类：组合逻辑电路模块(简称组合电路模块)和时序逻辑电路模块(简称时序电路模块)。数字逻辑电路芯片中的时序逻辑电路模块是具有记忆功能的逻辑电路，记忆元件一般采用D触发器(D type flip-flop，简称DFF)。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。D触发器是一个具有记忆功能的，具有两个稳定状态(0或1)的信息存储器件，是构成多种时序逻辑电路模块中的最基本逻辑单元，也是数字逻辑电路模块中一种重要的单元电路。D触发器的触发方式一般是时钟边沿触发方式。

D触发器在时钟信号作用下，输出结果根据输入端D的状态而改变。D触发器在时钟脉冲(Clock Pulse，简称CP)的前沿(正跳变0→1)发生翻转，D触发器的状态取决于CP的脉冲上升沿到来之前输入端D的状态(即状态＝D)。也就是说，D触发器具有置0和置1两种输出功能，且在CP＝1期间对时序逻辑电路具有维持阻塞作用，在CP＝1期间，输入端D的数据状态变化，不会影响D触发器的输出状态。

数字逻辑芯片的同步电路都是依赖于统一的时钟控制，原则上需要从数字逻辑芯片外输入时钟。一般地，在数字逻辑芯片上电初始化过程中，数字逻辑芯片中的系统时钟信号的品质不一定好，这时候输入数字逻辑芯片中的时钟信号，如果直接送给D触发器的触发端C，有可能导致芯片逻辑失控。

为避免上述情况发生，通常需增加时钟延时稳定电路模块，以使输入数字逻辑芯片中的时钟信号经过一段时间稳定以后，内部的D触发器才得到输入数字逻辑芯片中的时钟信号。

在现有技术中的时钟延时稳定电路模块通常使用常规的多位计数器做比较，计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字逻辑芯片中的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器等。然而，多位计数器的时钟上限往往依赖于具体多位计数器的位数。

目前业界的时钟延时稳定电路模块设计也可以采用以下两种包含多个D触发器方案来实现：

①、一种时钟延时稳定电路模块是常规带复位电路的D触发器来实现，但在芯片的异步复位工作过程中，常规带复位电路的D触发器中的时钟/复位功能可能出现相互死锁的情况；

②、另一种时钟延时稳定电路模块是使用无复位功能的D触发器设计，则D触发器的上电初值不确定，难以处理可测试性设计(Design for Testability，缩写为DFT)逻辑。

发明内容

本发明的目的在于提供一种输入时钟稳定电路的逻辑实现装置，使用特定时钟延时稳定电路模块，使得输入数字逻辑芯片中的时钟信号一段时间稳定以后，数字逻辑芯片内部的D触发器才得到时钟信号。

为实现上述目的，本发明的技术方案如下：