[发明专利]半导体装置及其制造方法

说明书

本发明涉及半导体装置及其制造方法，在分裂栅型的MONOS存储器中，防止存储器栅电极的栅极长度的偏差所引起的不良率增大，提高半导体装置的可靠性。在针对硅膜，进行各向异性强且针对氧化硅的选择比低的第一干蚀刻之后，进行各向异性弱且针对氧化硅的选择比高的第二干蚀刻，从而在形成由该硅膜构成的控制栅电极(CG)之后，在控制栅电极(CG)的侧面形成侧壁状的存储器栅电极(MG)。在此，在第一干蚀刻中，依照蚀刻时间设定表格，根据制造的存储器的期望的特性以及该硅膜的膜厚，确定蚀刻时间的长度，从而控制第一干蚀刻以及第二干蚀刻各自的蚀刻量，由此控制存储器栅电极(MG)的栅极长度(L1)。

技术领域

本发明涉及半导体装置及其制造方法，例如，能够利用于具有非易失性存储器的半导体装置的制造的技术。

背景技术

作为可电写入/删除的非易失性半导体存储装置，广泛使用EEPROM(ElectricallyErasable and Programmable Read Only Memory，电可擦除可编程只读存储器)。这样的存储装置在MISFET的栅电极下，具有用氧化膜包围的导电性的浮栅电极或者陷阱性绝缘膜，将浮栅极或者陷阱性绝缘膜(电荷保持部)处的电荷积蓄状态作为存储信息，将其作为晶体管的阈值读出。

陷阱性绝缘膜是指能够积蓄电荷的绝缘膜，作为一个例子，可以举出氮化硅膜等。通过这样的向电荷积蓄区域的电荷的注入/放出，使MISFET的阈值偏移而作为存储元件动作。作为使用陷阱性绝缘膜的非易失性半导体存储装置，有使用MONOS(Metal OxideNitride Oxide Semiconductor，金属氧化物氮化物半导体)膜的分裂栅型单元。

在专利文献1(日本特开2014-72484号公报)、专利文献2(日本特开2005-123518号公报)、专利文献3(日本特开2012-94790号公报)以及专利文献4(日本特开2004-111749号公报)中，记载有在分裂栅型的MONOS存储器中，在控制(选择)栅电极的侧面设置锥形部。另外，在专利文献3中，记载有使隔着ONO(Oxide Nitride Oxide，氧氮化物)与存储器栅电极邻接的控制栅电极的侧面的下部后退。

现有技术文献

专利文献1：日本特开2014-72484号公报

专利文献2：日本特开2005-123518号公报

专利文献3：日本特开2012-94790号公报

专利文献4：日本特开2004-111749号公报

发明内容

在分裂栅型的MONOS存储器中，存储器栅电极的栅极长度的大小对存储器的特性造成大的影响。在此，在通过蚀刻形成分裂栅型的MONOS存储器的控制栅电极时，有为了使蚀刻在适合的定时结束，在进行各向异性高的第一蚀刻之后，进行各向异性低的第二蚀刻，从而形成控制栅电极的情况。在不特别控制这些蚀刻各自的蚀刻量的情况下，在控制栅电极的形状中产生偏差，所以产生由此存储器栅电极的栅极长度变动而存储器的特性变动的问题。

另外，如果能够在各个晶片处形成存储器栅电极的栅极长度不同的元件，则能够针对每个晶片形成搭载有期望的特性的存储器的产品，能够实现半导体装置的低成本化。

但是，依赖于为了形成存储器栅电极而形成的导电膜的膜厚，确定在控制栅电极的侧面按照侧壁状形成的存储器栅电极的栅极长度的大小。因此，用针对多个晶片同时进行成膜的成批式的成膜方法，进行该导电膜的成膜。在该情况下，难以分开制作在晶片彼此之间栅极长度不同的存储器栅电极。由于同样的理由，难以分开制作在从一个晶片得到的芯片彼此之间，具有相互不同的栅极长度的存储器栅电极，难以在一个芯片上，混合搭载具有相互不同的栅极长度的存储器栅电极。

其它课题和新的特征根据本说明书的记述以及附图将更加明确。