[发明专利]一种多晶硅上接触孔高阻值缺陷检测方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，且特别涉及一种多晶硅上接触孔高阻值缺陷检测方法。

背景技术

随着集成电路工艺的发展，半导体工艺器件的尺寸不断微缩，接触孔的粘结层工艺越来越重要，越来越成为制约产品良率的关键工艺步骤之一。如图1所示，在28nm产品研发过程中，多晶硅上的接触孔底部粘结层偏厚会导致接触孔阻值异常偏高，产生严重的良率损失，成为制约28nm产品良率提升的技术瓶颈之一。

这一缺陷在常规条件下，由于缺陷位于多晶硅上接触孔的底部，光学扫描无法检测；同时由于多晶硅本身无法与衬底直接导通，即其正常情况下就是无法为电子向衬底导通提供通路的，所以，其接触孔底部是否存在高阻值的问题在电子束扫描条件下是无法检测的。

发明内容

本发明提出一种多晶硅上接触孔高阻值缺陷检测方法，通过建立缺陷检测结构与对应的工艺流程，并调试对应的电子束扫描条件，建立针对以上问题的在线监控数据指标，从而为良率提升和产品研发做出贡献。

为了达到上述目的，本发明提出一种多晶硅上接触孔高阻值缺陷检测方法，包括：

晶圆流片到有源区衬底结构图形，并对测试结构进行阱离子注入；

晶圆流片到多晶硅结构图形，并对测试结构进行源漏极离子注入；

晶圆流片到接触孔结构图形，并通过共享接触孔使有源区衬底和多晶硅连通；

钨接触孔平坦化工艺后，对晶圆进行介电层沉积；

介电层沉积工艺后，使用电子束扫描检测测试区域缺陷。

进一步的，所述阱离子注入采用N阱离子注入或P阱离子注入。

进一步的，所述源漏极离子注入采用硼离子注入或磷离子注入源漏极。

进一步的，通过阱离子注入以及源漏极离子注入后，使测试结构产生如下的器件结构：NWELL/NMOS，PWELL/NMOS或者PWELL/PMOS结构。

进一步的，通过阱离子注入以及源漏极离子注入后，使测试结构在后续的电子束负电势条件下电子可以向衬底流动。

进一步的，所述离子注入、粘结层工艺及接触孔的关键工艺与尺寸均模拟被检测产品，或者针对某些工艺进行不同条件的测试。

进一步的，所述被检测的接触孔位于多晶硅上，多晶硅通过共享接触孔与衬底连通，衬底进行上述离子注入，接触孔与多晶硅、多晶硅与衬底、被检测接触孔和共享接触孔相互之间可采用不同的位置关系。

进一步的，所述介电层选择硅的氮化物或硅的氧化物或者二者的混合物。

进一步的，所述介电层的沉积厚度为100A～600A。

进一步的，所述电子束扫描检测应用电子束扫描机台对晶圆进行缺陷检测，其应用较大电流条件，所述较大电流大于70nA。

提出的多晶硅上接触孔高阻值缺陷检测方法，应用如下技术原理，通过建立测试结构，使位于多晶硅上的接触孔通过某种媒介可以与衬底导通，然后通过电子束扫描在较大电流条件下检测其是否存在导通能力差的问题。其具体方案为在检测结构上进行特定的离子注入，并在接触孔工艺层通过共享接触孔使多晶硅与衬底连通，然后在钨接触孔平坦化工艺后进行介电层沉积，然后应用电子束扫描方法检测缺陷，并进行工艺窗口的评估与监控，从而改善良率并缩短研发周期。本发明能有效地监控缺陷问题，避免后续造成的良率损失，为半导体良率提升提供保障。

附图说明

图1所示为多晶硅上接触孔底部粘结层生长异常缺陷问题的示意图。

图2所示为本发明较佳实施例的多晶硅上接触孔粘结层异常缺陷检测方法流程图。

图3a～图3d所示为本发明较佳实施例中接触孔、共享接触孔、多晶硅与有源区衬底连接结构示意图。

图4a和图4b所示为测试结构正常情况与存在缺陷时接触孔亮度示意图。

图5所示为正常接触孔与缺陷接触孔导通电子能力示意图。

具体实施方式

以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。

本发明能有效地监控缺陷问题，避免后续造成的良率损失，为半导体良率提升提供保障。请参考图2，图2所示为本发明较佳实施例的多晶硅上接触孔粘结层异常缺陷检测方法流程图。本发明提出一种多晶硅上接触孔高阻值缺陷检测方法，包括：

步骤S100：晶圆流片到有源区衬底结构图形，并对测试结构进行阱离子注入；