[发明专利]自动测试样式生成的电路建模方法以及自动测试样式生成电路

说明书

相关申请

本申请要求于2016年8月30日申请的标题为“Efficient Cell-Aware Fault Modeling by Switch-Level Test Generation”的号码为62/381,040的美国临时案的优先权，其整体被纳入以作参考。

技术领域

本发明大体关于产生自动测试样式生成(automatic test pattern generation)的开关级别(switch-level)电路模型。

背景技术

半导体芯片可测试来验证它们的操作。半导体芯片的测试必需要一个测试设备采用各信号样式的多种组合。基于现代集成电路的复杂度，需要测试的样式的数量可有成千上万。自动测试样式生成(自动测试样式生成)是指生成测试样式的各种排列(permutations)来彻底测试一芯片。测试样式生成依靠芯片上电路的模型来产生测试不同错误的测试样式。

发明内容

因此，本发明为解决测试电路的问题，特提供一种新的自动测试样式生成的电路建模方法以及自动测试样式生成电路与非暂态计算机可读存储介质。

本发明一方面提供一种自动测试样式生成的电路建模方法，该电路建模方法包含：接收一电路的模拟电路表示；以及通过用开关替换该模拟电路表示的模拟电路元件并将该电路中的错误建模为开关，产生该电路的开关级表示。

本发明另一方面提供一种非暂态计算机可读存储介质，其上包含储存的指令，该些指令在由处理器运行时，执行自动测试样式生成的电路建模方法，该电路建模方法包含：接收一电路的模拟电路表示；以及通过用开关替换该模拟电路表示的模拟电路元件并将该电路中的错误建模为开关，产生该电路的开关级表示。

本发明又一方面提供一种自动测试样式生成电路，包含：处理器；以及非暂态计算机可读存储介质，其上包含储存的指令，该些指令在由处理器运行时，执行自动测试样式生成的电路建模方法，该电路建模方法包含：接收一电路的模拟电路表示；以及通过用开关替换该模拟电路表示的模拟电路元件并将该电路中的错误建模为开关，产生该电路的开关级表示。

本发明的自动测试样式生成的电路建模方法以及自动测试样式生成电路与非暂态计算机可读存储介质能够更高效地生成电路的自动测试样式。

本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。

附图说明

图1显示基于模拟电路仿真的产生自动测试样式生成的模型的流程图。

图2显示一个改进的方法，其能显著降低或消除模拟电路仿真的需求。

图3显示图2的方法可执行方式的范例示意图。

图4显示电阻、电容、短路电路错误及断开电路错误的开关模型。

图5A及5B显示可用于对4-输入AOI22标准单元的开路错误建模的开关级模型(图5A)以及短路电路错误建模的(图5B)示意图。

图5C显示NAND2单元的模拟电路表示的示意图。

图6显示AOI22CMOS单元的通道连接网络。

图7显示CCN-断开电路模型。

图8显示缺陷阻抗ρ所覆盖的整个范围的CCN-断开的Vo(t)波形。

图9显示与互连以及ρ组件值相关的电阻网络。

图10显示CCN-短路缺陷的测试条件。

图11缺陷阻抗ρ所覆盖的整个范围的CCN-短路的Vo(t)波形。

图12显示图5B中节点C与D之间的AOI22桥接错误#12的测试2-周期变换样式的模拟仿真结果。

图13显示计算设备的结构示意图。

具体实施方式

本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。