[发明专利]用于半导体结构的ESD装置

说明书

本发明涉及用于半导体结构的ESD装置，其中，一种用于集成电路的静电放电(ESD)装置包括具有纵向延伸鳍配置在其上的衬底。第一n型FinFET(NFET)配置在鳍内。此NFET包括n型源极、n型漏极以及配置在源极与漏极底下衬底内的p‑井。p型FinFET(PFET)配置在鳍内。此PFET包括p型源极/漏极区域以及配置在源极/漏极底下衬底内的n‑井。该n‑井与p‑井位于彼此足够靠近的位置以在它们之间形成一个np结。PFET的p型源极/漏极区域和NFET的n型漏极电连接至共享输入节点。

技术领域

本发明有关于半导体结构的静电放电(ESD)防护。更具体而言，本发明有关于一种用于具有与NPN晶体管并联的硅控整流器(SCR)的鳍式场效应晶体管的ESD装置。

背景技术

随着对超高密度集成电路不断的缩小尺寸以及在速度与功能性上有越来越高的需求，对于ESD装置的尺寸扩缩性(scalability)与先进性能的需求也在增加。此外，诸如鳍式场效应晶体管(FinFET)装置的尺寸大幅扩缩的半导体装置特别容易受ESD应力的影响。

ESD事件是一种高电流(高达2安培)、短时距(一般为150纳秒)、高电压(高达2千伏)的事件。因此，一ESD防护装置必须在ESD电压升高至超过其应保护的装置的最高操作电压才会开启，但通常必须要在ESD电压达到会损坏此类装置的程度的前1纳秒内开启。该ESD装置必须能够将ESD电压钳位于尽可能在越低的水平以避免损坏任何半导体装置。另外，该ESD装置必须能够将多于一安培的ESD电流分流至接地。ESD装置通常实施于所有输入和输出(I/O)装置上、电源线之间(如果可能的话)以及电源线与接地之间。

现有技术的ESD装置利用FinFET的重掺杂源极/漏极区域与块体衬底的底层轻掺杂的井部分来形成与镇流电阻器(ballasting resistor)串联的NPN双极性晶体管。问题在于，这些种类的ESD装置通常将ESD电压钳位于3.5至5伏(V)之间，并且在损坏之前只可以承载约0.7安培(A)。

另一种现有技术的ESD装置利用FinFET的周围半导体结构来形成一硅控整流器(SCR)装置以钳位该ESD电压及分流该ESD电流。这些SCR装置可以承载比NPN晶体管装置更大的电流。然而，SCR装置通常在ESD电压达到15伏或更高时才会开启，这将会损坏许多需要防护的半导体装置。

因此，需要有一种ESD装置，其在高于其应该防护装置的最高操作范围的电压水平时开启，并且低于会损坏这些装置的电压水平。另外，需要该ESD装置可以将ESD电压钳位于非常低的电压，例如在3伏或更小。还有，需要一种ESD装置，其能够将ESD电流高于1安培时分流而不被损坏。

发明内容

本发明通过提出一种可以在约4伏开启、可以应付高于2安培的ESD脉冲电流、以及将ESD脉冲电压钳位于低于3伏的ESD装置，而提供优于现有技术的优点及替代方案。此外，该ESD装置不需要有镇流电阻器，因而比现有技术更具尺寸扩缩性。

一种根据本发明的一或多个态样用于一集成电路的静电放电(ESD)装置包括具有纵向延伸鳍配置在其上的衬底。第一n型FinFET(NFET)配置在鳍内。此NFET包括n型源极、n型漏极以及配置在源极与漏极底下衬底内的p-井。p型FinFET(PFET)配置在鳍内。此PFET包括p型源极/漏极区域以及配置在源极/漏极底下衬底内的n-井。该n-井与p-井位于彼此足够靠近的位置以在它们之间形成一个np结。PFET的p型源极/漏极区域和NFET的n型漏极电连接至共享输入节点。

在本发明的另一种态样中，一种用于集成电路的ESD装置包括一衬底。n型源极、n型漏极和p-井配置于衬底内。该p-井位于源极与漏极之下。p型源极/漏极区域和n-井配置于衬底内。该n-井位于源极/漏极区域之下。该n-井与p-井位于彼此足够靠近的位置以在它们之间形成一个np结。该p型源极/漏极区域和该n型漏极电连接至共享输入节点。该n型源极与该p-井通过一共享接地节点电连接至一电气接地。

附图说明