[发明专利]一种双栅氧化层制造方法

说明书

本申请实施例公开了一种双栅氧化层制造方法。在该制造方法中，先形成厚栅氧化层，再形成薄栅氧化层，并企图通过光刻图案化，使光刻胶覆盖厚栅氧化层，并露出薄栅氧化层；如此在对薄栅氧化层进行氮掺杂时，不会将氮掺杂到厚栅氧化层内，如此，就不会导致厚栅氧化层对应的高阈值电压的MOS管的TDDB性能变差。因此，通过本申请提供的双栅氧化层制造方法能够在进行高质量薄氧化层生长的同时，获得TDDB性能较高的高阈值电压的MOS管。

技术领域

本申请涉及一种集成电路的制造技术领域，尤其涉及一种双栅氧化层制造方法。

背景技术

随着人们对高速、低功耗、高驱动性能的集成电路的要求，具有不同阈值电压的MOS器件被广泛应用于逻辑电路或者其它电路中，以满足不同操作电压的需求。举例来说，对系统单芯片(system on chip，简称SOC)而言，便需要高速的逻辑元件以及具备低漏电与优异的元件可靠度的高密度存储器，因此便需要多种栅氧化层的厚度。阈值电压的不同通过MOS器件的栅氧化层的厚度来实现。栅氧化层的厚度越大，MOS器件的阈值电压越高。

在当前的制备工艺中，通常采用双栅(DualGate)的方法来实现单片芯片同时存在不同阈值电压的MOS管。为满足低阈值电压的MOS管快速低功耗的需求，其栅氧化层(gateoxide)的厚度一般比较薄，例如小于(埃米)，该薄栅氧化层一般采用DPN(Decoupledplasma nitridation，去偶合等离子体氮化)工艺生长，即先生长氧化硅，然后再对氧化硅进行N(氮)掺杂，最后进行退火处理。该DPN工艺可以生长出质量较好、厚度比较薄的栅氧化层。然而，现有的不同厚度的栅氧化层的形成方法中，在对薄栅氧化层进行N掺杂时，也会在厚栅氧化层上掺杂上N。由于N掺杂可以提高掺杂材料层的介电常数，导致材料的TDDB(timedependent dielectric breakdown，与时间相关的电介质击穿)加速因子变大，从而导致高阈值电压的MOS管的TDDB性能变差。

发明内容

有鉴于此，本申请提供了一种双栅氧化层制造方法，以在保证低阈值电压的栅氧化层的质量的前提下，改善高阈值电压的MOS管的TDDB性能。

为了解决上述技术问题，本申请采用了如下技术方案：

一种双栅氧化层制造方法，包括：

提供衬底，所述衬底上形成有相互隔离的第一有源区和第二有源区；

在所述第一有源区上形成第一栅氧化层；

在所述第二有源区上形成第二栅氧化层；

在衬底上方涂覆光刻胶并进行光刻图案化，使光刻胶覆盖所述第一栅氧化层，并露出所述第二栅氧化层；

对所述第二栅氧化层进行氮掺杂；

去除光刻胶，并对第二栅氧化层进行退火处理；

其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度。

可选地，所述第二栅氧化层的厚度范围为18～30埃米。

可选地，所述氮掺杂中的氮掺杂能量为0.5～3keV，掺杂剂量为10¹⁴～10²⁰cm^-3。

可选地，所述第一有源区和所述第二有源区之间的衬底中形成有元件隔离结构。

可选地，所述元件隔离结构为浅沟槽隔离结构或场氧化层。

可选地，在所述第一有源区上形成第一栅氧化层，具体包括：

通过热氧化方法或者化学气相沉积方法在所述第一有源区上形成第一栅氧化层。

可选地，所述在所述第一有源区上形成第一栅氧化层，具体包括：