[发明专利]瞬态电压抑制器及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更具体地，涉及一种瞬态电压抑制器及其制造方法。

背景技术

瞬态电压抑制器((Transient Voltage Suppressor，TVS)是用于保护集成电路免遭过电压损害的器件。所设计的集成电路都是在电压的正常范围上工作的。然而，静电放电(Electronic Static Discharge，ESD)、电快速瞬变以及闪电等意外情况产生的不可预测、不可控的高电压，会对电路造成损害。当这种高电压产生时，就需要TVS器件保护集成电路，规避这些可能会损坏集成电路的情况。

消费类电子的市场飞速发展，以手机和移动终端为代表的电子产品性能不断提升，手机或移动终端等对反应速度、传输速度都有较高要求，小于1pF的超低电容是TVS器件须满足的硬性指标。但是传统单芯片集成工艺制作的低电容TVS普遍适用于5V或5V以下工作电压。而适用于5V以上高工作电压，例如7.5V、12V、15V、36V等的TVS器件又不具备低电容的特性。

为解决这一问题，本领域技术人员通常将低电容的PIN二极管正向串联齐纳二极管，再与另一只低电容PIN二极管并联。但通过这样的方法得到的TVS器件，需要两组以上的芯片并联封装，且其中一个基岛上要放置2颗芯片，增大了封装缺陷的可能，增加了封装成本。且由于多颗芯片的集成封装要求更大的空间，增加了整体尺寸，对于较小的封装体，多组芯片无法同时封装。

发明内容

有鉴于此，本发明的目的在于提供一种单芯片集成的低电容单向瞬态电压抑制器及其制造方法。

为了解决上述技术问题，根据本发明的第一方面，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底第一表面上的第一掺杂类型的第一外延层；位于所述外延层中的第二掺杂类型的埋层，其中，第一掺杂类型和第二掺杂类型不同；位于所述第一外延层上的第一掺杂类型的第二外延层；分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一有源区和第二有源区；以及分别位于所述第一有源区和所述第二有源区中从所述外延层表面延伸至所述第二外延层中的第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区之间电性连接。

优选地，还包括绝缘层，所述绝缘层位于所述第二外延层上。

优选地，还包括第一电极，所述第一电极穿过所述绝缘层与所述第一掺杂区和所述第二掺杂区电性连接。

优选地，还包括位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。

优选地，所述第二隔离区围绕所述第二掺杂区。

优选地，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度。

优选地，所述埋层的掺杂浓度不小于E17cm^-3，所述第一隔离区的掺杂浓度不小于E18cm^-3，所述第二隔离区的掺杂浓度不小于E18cm^-3，所述第一掺杂区的注入剂量不小于E14cm^-2，所述第二掺杂区的掺杂浓度不小于E18cm-3。

优选地，所述第二外延层的厚度不小于5μm。

优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N 型或P型中的另一个。

根据本发明的第二方面，提供一种瞬态电压抑制器的制造方法，包括：在第一掺杂类型的半导体衬底的第一表面形成第一掺杂类型的第一外延层；在所述第一外延层中形成第二掺杂类型的埋层；在所述第一外延层上形成第一掺杂类型的第二外延层；在所述第二外延层中形成分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一隔离岛和第二隔离岛；在所述第二外延层位于所述第一隔离岛和第二隔离岛的部分中分别形成第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；以及将所述第一掺杂区和所述第二掺杂区电性连接。

优选地，形成所述第一掺杂区和所述第二掺杂区之间的电性连接的步骤包括：在所述第二外延层上形成绝缘层；形成穿过所述绝缘层的第一电极，第一电极与所述第一掺杂区和所述第二掺杂区电性连接。

优选地，还包括形成位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。

优选地，所述第二隔离区围绕所述第二掺杂区。