[发明专利]用于三维存储器的晶圆三维集成引线工艺及其结构

说明书

本发明提供一种晶圆三维集成引线工艺及其结构，该工艺可应用于三维存储器晶圆的晶圆三维集成工艺中。通过在晶圆和三维存储器件层141之间设置绝缘层19和多晶硅层21，并将用于金属互联的接触孔15设置为与该绝缘层19接触，并通过减薄工艺去除掉该晶圆，后续形成引线连接结构17。本发明提出了一种新的引线工艺，使得可以穿过较厚的器件层实现背面引线。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺及其结构，该工艺可应用于三维存储器晶圆的晶圆三维集成工艺中。

背景技术

半导体集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到了几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC(电阻电容)延迟，严重影响了集成电路的性能。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素。

芯片系统(SoC，System on a Chip)技术希望在单芯片上实现系统的全部功能，如数组、模拟、射频、光电以及MEMS(Microelectromechanical Systems，微机电系统)，SoC发展中最大的困难是不同的工艺兼容问题，例如实现SoC可能需要标准COMS、RF、Bipolar以及MEMS等工艺，这些制造工艺的衬底材料都不同，几乎不可能将其集成制造在通一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。

随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是一种有效减小芯片体积和厚度的方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，即把一个大的平面电路分为若干逻辑上相关的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。这种集成在保持芯片体积的同时提高了芯片的性能；同时缩短了功能芯片之间的金属互联，使得发热、功耗、延迟大幅度减少；大幅度提高了功能模块之间的带宽，在保持现有技术节点的同时提高了芯片的性能。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SoC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连延迟等问题。

目前，晶圆的三维集成技术在图像传感器首先得到广泛应用。在存储器，系统整合等方面也开始逐渐发挥其优势。如图1所示，现有晶圆三维集成中的引线技术主要采用从第一晶圆01背面将正面制作的第一层金属02打开露出，并通过金属引线03连出的方式完成。当将上述晶圆三维集成引线工艺应用于三维存储器技术中时，如图2所示，由于三维存储单元垂直于晶圆表面制作，在第一晶圆01正面表面与正面第一金属层02之间有多达数微米的三维存储器件层04，为将正面第一金属层引出带来极大困难。本发明的目的就是要提供一种新的晶圆三维集成引线工艺及其结构，可以穿过较厚的器件层实现背面引线，该工艺可以应用于三维存储器晶圆的晶圆三维集成工艺中，从而解决上述技术问题。

发明内容

本发明的目的是通过以下技术方案实现的。

一种晶圆三维集成引线工艺，其特征在于，包括以下步骤：

提供一第一晶圆，该第一晶圆具有相对设置的正面和背面，在该第一晶圆的正面表面沉积绝缘层，在该绝缘层上沉积多晶硅层；

对该多晶硅层进行图案化，得到多晶硅图形并暴露至少一部分绝缘层表面；

在该绝缘层表面以及多晶硅图形之上制造半导体器件，该半导体器件包括多个接触孔，该接触孔中填充有金属材料，该接触孔的一端穿过该绝缘层与该第一晶圆的正面表面接触；

将包括该半导体器件的第一晶圆的半导体器件一侧与第二晶圆键合，并将该第一晶圆的背面进行减薄，通过减薄露出该绝缘层以及该接触孔的一端；