[发明专利]经由背面和解耦电容器检测薄化的集成电路

权利要求书

1.一种用于从集成电路的半导体衬底的背面检测所述半导体衬底的薄化的方法，其中所述半导体衬底包括至少一个半导体阱的组件，所述至少一个半导体阱与所述半导体衬底电隔离并且包括至少一个第一沟槽的组，所述至少一个第一沟槽在所述至少一个半导体阱的外围上的两个位置之间、在所述至少一个半导体阱内延伸，并且从所述半导体衬底的正面向下延伸到位于距所述至少一个半导体阱的底部一段距离的位置，所述至少一个第一沟槽与所述至少一个半导体阱电隔离，所述方法包括：测量表示在两个接触区域之间的所述至少一个半导体阱的电阻的物理量，所述两个接触区域分别位于至少一个第一沟槽的所述组的不同侧上。

2.一种集成电路，包括：

半导体衬底，具有背面和正面，并且包括至少一个半导体阱的组件，所述至少一个半导体阱与所述半导体衬底电隔离；以及

被配置为从所述背面检测所述半导体衬底的薄化的器件，包括：

至少一个第一沟槽的组，所述至少一个第一沟槽在所述至少一个半导体阱的外围上的两个位置之间、在所述至少一个半导体阱内延伸，并且从所述正面向下延伸至位于距所述至少一个半导体阱的底部一段距离的位置，所述至少一个第一沟槽与所述至少一个半导体阱电隔离；以及

检测电路，被配置为测量表示在两个接触区域之间的所述至少一个半导体阱的电阻的物理量，所述两个接触区域分别位于至少一个第一沟槽的所述组的不同侧上。

3.根据权利要求2所述的集成电路，其中所述检测电路包括被配置为在所述两个接触区域之间施加电位差的偏置电路和被配置为测量在所述两个接触区域之间流动的电流的测量电路。

4.根据权利要求2所述的集成电路，其中所述至少一个第一沟槽是完全绝缘的。

5.根据权利要求2所述的集成电路，其中所述组包括多个第一沟槽。

6.根据权利要求2所述的集成电路，其中所述至少一个半导体阱包括多个半导体阱。

7.根据权利要求6所述的集成电路，还包括耦合电路，所述耦合电路被配置用于将所述多个半导体阱中的两个半导体阱串联电耦合，以形成串联电耦合的半导体阱链，所述耦合电路被设置在分别延伸到所述两个半导体阱中的至少一个第一沟槽的两个组之间，并且其中所述两个接触区域分别位于至少一个第一沟槽的所述两个组的不同侧上，所述至少一个第一沟槽的所述两个组分别延伸到分别位于所述链的两端处的所述两个半导体阱中，所述检测电路被配置为测量表示在所述两个接触区域之间的所述半导体阱链的电阻的物理量。

8.根据权利要求2所述的集成电路，其中所述集成电路是物体的一部分。

9.根据权利要求8所述的集成电路，其中所述物体是智能卡。

10.根据权利要求2所述的集成电路，其中所述半导体衬底和所述至少一个半导体阱具有P型导电性，并且其中所述至少一个半导体阱通过隔离区域与所述半导体衬底电隔离，所述隔离区域包括：

外围隔离沟槽，所述外围隔离沟槽从所述正面延伸到所述半导体衬底中并且围绕所述至少一个半导体阱，

具有N型导电性的半导体层，所述半导体层被掩埋在所述半导体衬底中、在所述至少一个半导体阱之下，以及

中间外围绝缘区域，所述中间外围绝缘区域围绕所述至少一个半导体阱并且被配置为确保所掩埋的半导体层与所述外围隔离沟槽之间的电隔离的连续性，并且

其中所述至少一个第一沟槽至少在所述外围隔离沟槽的两个位置之间延伸。

11.根据权利要求10所述的集成电路，其中所述隔离区域包括附加的外围沟槽，所述附加的外围沟槽具有至少一个绝缘封套、从所述正面延伸穿过所述外围隔离沟槽、并且具有在该外围隔离沟槽之下延伸以与所掩埋的半导体层接触的下部。

12.根据权利要求11所述的集成电路，其中所述至少一个第一沟槽在所述附加的外围沟槽的两个位置之间延伸。