[发明专利]经由背面和解耦电容器检测薄化的集成电路

说明书

半导体衬底具有背面和正面，并且包括与半导体衬底电隔离的半导体阱。器件被配置为从背面检测半导体衬底的薄化。器件包括至少一个沟槽，至少一个沟槽在两个外围位置之间的半导体阱内从正面向下延伸到位于距半导体阱底部一定距离处的位置。沟槽与半导体阱电隔离。检测电路被配置为测量表示两个接触区域之间的阱的电阻的物理量，两个接触区域分别位于至少一个第一沟槽任一侧上。

相关申请的交叉引用

本申请要求于2017年2月28日提交的专利号为1751595的法国申请的优先权，其公开内容通过引用整体并入法律允许的最大范围。

技术领域

各种实施例涉及集成电路，更具体地，涉及从其背面检测集成电路的衬底的潜在薄化。

背景技术

需要尽可能地保护集成电路(特别是装配有包含敏感信息的存储器的集成电路)免受攻击,特别是被设计为发现所存储的数据的攻击。

可以通过聚焦的离子束(聚焦离子束简写为FIB)(例如通过激光束)进行一个可能的攻击。

当攻击者从其背面，以尽可能接近形成在其前表面上的集成电路的组件的方式使集成电路的衬底减薄时，这种攻击的有效性增加。

发明内容

根据一个实施例及其实现，因此提供了从其背面检测集成电路的衬底的潜在薄化，该检测易于实现并且在占据表面积方面特别紧凑。

此外，集成电路还可以在电源电压和接地之间装配有解耦电容器(对本领域技术人员更为公知的是术语“填充帽”)。

根据一个实施例，想法是至少部分地使用薄化检测器件来形成解耦电容器。

根据一个方面，提供集成电路，集成电路包括具有背面和正面的半导体衬底，并且包括与衬底的其余部分电隔离的至少一个半导体阱的组件(组件可以潜在地包括多个半导体阱)。

集成电路还包括用于经由其背面检测衬底的薄化的器件，该器件包括至少一个第一沟槽的组(该组能够潜在地包括多个第一沟槽)，至少一个第一沟槽在其外围外围上的两个位置之间的至少一个阱内延伸，并且从衬底的正面向下延伸到位于距至少一个阱的底部一定距离处的位置。

至少一个第一沟槽与阱电隔离。

检测器件包括检测电路，检测电路被配置为测量表示两个触点区域之间的阱的电阻的物理量，该两个接触区域分别位于至少一个第一沟槽的组的任一侧上。

因此，根据该方面，至少一个沟槽直接形成在半导体阱(通常是有源区域)内，从所占用的表面积的角度来看，半导体阱易于实现并且是有利的。

沟槽在距离阱的底部一定距离处延伸。因此，如果衬底被减薄，直到阱被减薄，则后者的电阻将增加，这将允许检测该薄化。

表示该电阻的物理量可以是电阻本身，或者是其他的电流或电压。

虽然可以将该检测器件用于设置在P型半导体衬底中的N型导电性的半导体阱中，但特别有利的是，在P型导电性的阱内形成第一沟槽或沟槽，P型导电性的阱通过三阱类型的结构与衬底的其余部分电隔离。实际上，特别是就所关心的横向隔离而言，这样的P型阱所占据的表面积相对于N型阱的表面积较小。

因此，根据一个实施例，衬底和至少一个阱具备P型导电性，并且至少一个阱通过隔离区域与衬底电隔离，隔离区域包括外围隔离沟槽，例如，从正面延伸到衬底中并围绕至少一个阱的浅沟槽隔离(STI)类型的沟槽。

隔离区域还包括掩埋在至少一个阱下的衬底中的N型导电性的半导体层(对于N型隔离区域，该掩埋层通常被本领域技术人员标记为缩写“NISO”)。

隔离区域还包括中间外围绝缘区域，中间外围绝缘区域围绕至少一个阱并且被配置为确保掩埋半导体层和外围隔离沟槽之间的电隔离的连续性。