[发明专利]一种数据压缩方法、系统及其CPU处理器

说明书

技术领域

本发明涉及数据压缩技术领域，特别涉及一种数据压缩方法、系统及其CPU处理器。

背景技术

随着信息技术和通信技术的高速发展，数据的产生量和交换量日益增加，这对数据的存储和传输提出严峻的挑战。对数据进行压缩处理，既可以节省数据存储所需要的存储空间，从而降低数据的存储成本，又可以节约数据传输和数据交换所消耗的传输带宽，从而降低数据的传输成本。

数据压缩分为有损压缩和无损压缩两大类。有损压缩中解压后的数据和原始数据之间存在一定程度的失真，从而主要应用于图像处理和语音处理等领域。无损压缩是指对压缩后的数据执行解压缩操作，得到的数据和压缩前的数据完全一致，即不存在数据失真；无损压缩主要应用于文本数据、应用程序和特殊应用场合的图像数据(如指纹数据、医学图像)等的压缩。LZMA压缩算法是无损压缩算法的典型代表之一，其具有较高的压缩率，因而得到广泛的应用。

目前，数据压缩算法一般通过软件实现，由中央处理器(CPU)执行数据的压缩处理。因此，当处理海量数据时，压缩程序会消耗大量的处理器资源。此外，采用CPU处理器执行软件压缩算法通常是一种串行行为，无法取得高效的并行处理效果，由此限制了数据的压缩速率。

综上所述可以看出，如何进一步提升数据的压缩速率是目前亟待解决的问题。

发明内容

有鉴于此，本发明的目的在于提供一种数据压缩方法、系统及其CPU处理器，能够进一步提升数据的压缩速率。其具体方案如下：

一种数据压缩方法，包括：

CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；

所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；

所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；

所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。

可选的，所述数据压缩方法，还包括：

在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。

本发明还公开了一种CPU处理器，包括：

管理模块，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；

通信模块，用于将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路，以在所述硬件逻辑电路中利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果；

串行模块，用于获取所述硬件逻辑电路发送的所述并行任务处理结果，利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。

可选的，所述CPU处理器，还包括：

数据清理模块，用于在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。

本发明进一步公开了一种数据压缩系统，包括前述公开的CPU处理器和硬件逻辑电路；其中，所述硬件逻辑电路包括：

并行模块，用于利用所述CPU处理器装载的并行执行任务对所述CPU处理器发送的待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器。

可选的，所述硬件逻辑电路为FPGA。

可选的，所述硬件逻辑电路为专用集成电路ASIC。

可选的，所述硬件逻辑电路，还包括：

数据存储电路，用于对所述并行任务处理结果进行存储。

本发明中，数据压缩方法包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。