[发明专利]用于鳍式场效应晶体管的源极和漏极形成技术

说明书

本发明公开了用于鳍式场效应晶体管(FinFET)的源极和漏极形成技术。用于形成FinFET的外延源极/漏极部件的示例性方法包括使用含硅前体和含氯前体在多个鳍上外延生长半导体材料。半导体材料合并以形成跨越多个鳍的外延部件，其中多个鳍具有小于约25nm的鳍间隔。含硅前体的流量与含氯前体的流量的比率小于约5。该方法还包括使用含氯前体回蚀刻半导体材料，从而改变外延部件的轮廓。仅实施一次外延生长和回蚀刻。在FinFET是n型FinFET的一些实施方式中，外延生长还使用含磷前体。

技术领域

本发明的实施例涉及用于鳍式场效应晶体管的源极和漏极形成技术。

背景技术

集成电路(IC)产业已经经历了指数增长。IC材料和设计上的技术进步已经产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。

这种按比例缩小工艺还增加了处理和制造IC的复杂性并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着鳍式场效应晶体管(FinFET)技术朝着更小的部件尺寸(诸如32纳米、28纳米、20纳米及以下)进展，需要先进的技术来精确地控制源极/漏极部件的轮廓和/或尺寸以确保和/或优化FinFET器件的可靠性。尽管现有的FinFET源极和漏极形成技术通常能够满足它们的预期目的，但它们还没有在所有方面都完全令人满意。

发明内容

本发明的实施例提供了一种形成集成电路器件的方法，包括在衬底上方形成第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍具有小于25nm的鳍间隔，并且其中，所述第一鳍和所述第二鳍均包括设置在源极区和漏极区之间的沟道区；在所述第一鳍和所述第二鳍的所述沟道区上方形成栅极结构；以及仅实施一次沉积工艺和蚀刻工艺以形成跨越所述第一鳍和所述第二鳍的所述源极区的合并的外延源极部件以及跨越所述第一鳍和所述第二鳍的所述漏极区的合并的外延漏极部件。

本发明的另一实施例提供了一种形成集成电路器件的方法，包括：形成包括至少两个鳍的鳍结构，所述至少两个鳍具有小于25nm的鳍间隔；以及在所述鳍结构的源极/漏极区上方形成外延部件，其中，形成所述外延部件包括：实施单沉积工艺以在所述鳍结构上方形成外延层，其中，所述单沉积工艺采用小于5的含源前体的流量与含蚀刻剂前体的流量的比率，以及对所述外延层实施单蚀刻工艺。

本发明的又一实施例提供了一种形成集成电路器件的方法，包括：形成用于n型鳍式场效应晶体管(FinFET)的外延源极/漏极部件，其中，形成所述外延源极/漏极部件包括：使用含硅前体、含磷前体和含氯前体在多个鳍上外延生长半导体材料，其中：所述多个鳍具有小于25nm的鳍间隔，所述含硅前体的流量与所述含氯前体的流量的比率小于5；以及所述半导体材料合并以形成跨越所述多个鳍的外延部件；以及使用所述含氯前体回蚀刻所述半导体材料，从而改变所述外延部件的轮廓。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的各个方面的基于鳍式场效应晶体管(FinFET)的静态随机存取存储(SRAM)器件的部分或全部的简化的示意性顶视图。

图2是根据本发明的各个方面的用于制造包括FinFET器件的集成电路器件的方法的流程图。

图3A至图3J是根据本发明的各个方面的在各个制造阶段处(诸如与图2的方法相关联的那些)的包括FinFET器件的部分或全部集成电路的局部截面图。

具体实施方式

本发明通常涉及集成电路器件，并且更具体地涉及鳍式场效应晶体管(FinFET)。