[发明专利]3D NAND存储器件台阶结构及其制造方法

说明书

一种3D NAND存储器件，包括：衬底以及形成在衬底上的存储阵列区域，存储阵列区域包括核心区域和多个分离的分区台阶结构区域，核心区域和分离的分区台阶结构区域在X方向彼此分开一定距离，存储阵列的台阶结构包括核心区域边缘的包括X方向N个台阶的一维台阶结构以及分离的分区台阶区域的二维复合立体台阶结构，二维复合立体台阶结构包括在X方向的M个梯级，每个梯级包括在Y方向的N个分区，其中M为大于等于1的自然数，N为大于等于2的自然数。一维台阶结构与分离的分区台阶结构区域的Y方向分区采用相同的掩模利用Trim/Etch方法同步形成。分离的分区台阶结构降低了台阶成型的工艺难度，减少了光刻刻蚀工艺和台阶区面积，大幅降低3D NAND的制造成本。

技术领域

本发明涉及一种3D NAND闪存(Flash)存储器，尤其涉及3D NAND Flash的台阶结构(staircase)及其制造方法。

背景技术

3D NAND闪存是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层数据单元的堆叠。3DNAND闪存克服了平面NAND闪存的实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

3D NAND闪存多采用垂直堆叠多层数据单元的方式形成存储结构，为了保证接触(contact)能顺利连到每个阵列(Array)中的栅极，需要形成一个3D的台阶结构(staircase)。目前的3D NAND主要都采用了单向的台阶结构，如图1所示的台阶结构10。

随着3D NAND层数的增加，单向台阶的结构遇到了挑战，主要的问题是：(1)需要的Trim/Etch的工艺增加带来的成本急剧上升，(2)每个台阶上需要有金属接触结构，随着厚度的上升，台阶结构区的面积逐渐增加，造成了芯片制造成本的上升。

为了减少台阶面积，提出了一种分区的台阶结构(staircase divide Scheme，SDS)。通过在Y方向的分区设计，可以将台阶区的面积减半，实现成本的降低。减少台阶面积的典型方案如图2所示，其虽然相比单向台阶结构有了一定的进步，但是都存在不足之处。

其中图2(a)所示的方案只能实现在Y方向上的一次分区，只能把单向台阶的数量减少50％，但是单独增加了一次Litho/Etch工艺。

图2(b)的方案能实现在Y方向上的三分区，也能在X方向上实现三个台阶，但是因为使用凸字形的结构，在圆圈标示的边角区域处存在角度变形的问题，给后面的部分接触工艺留下了一定的隐患。此外，这类方案无法实现在Y方向上的更多分区功能，也无法进一步减少台阶区的面积。

发明内容

为了解决上述问题，本申请提出了一种新型的用于3D NAND闪存的分离的分区台阶结构，其配合多层N-O对的刻蚀工艺，实现分离的多分区3D NAND台阶结构。通过新型的分离分区台阶结构，降低台阶成型的工艺难度，减少光刻刻蚀工艺和台阶区面积，大幅降低3DNAND的制造成本。

本发明的目的是通过以下技术方案实现的。

提供一种3D NAND存储器件，包括：衬底以及形成在衬底上的存储阵列区域，存储阵列区域具有台阶结构，其特征在于：所述存储阵列区域包括核心区域和多个分离的分区台阶结构区域，核心区域和分离的分区台阶结构区域在X方向彼此分开预定距离，多个分离的分区台阶结区域构在Y方向彼此间隔预定距离，存储阵列的台阶结构包括核心区域边缘的一维台阶结构以及多个分离的分区台阶结构区域的二维复合立体台阶结构，所述一维台阶结构包括N个台阶，其中N为大于等于2的自然数。存储阵列区域的存储单元的栅极通过相应的一维台阶结构和分离的分区台阶结构区域的二维复合立体台阶结构耦合到相应的字线。

其中，二维复合立体台阶结构包括在X方向的M个梯级，每个梯级包括在Y方向的多个分区，相邻梯级之间的高度差为N个台阶的高度，相邻分区之间的高度差为1个台阶的高度，其中M为大于等于1的自然数。