[发明专利]半导体结构的制作方法

说明书

本发明公开一种半导体结构的制作方法，首先，提供一基底，基底上定义有一密集区以及一宽疏区，接着形成一第一介电层于该密集区以及该宽疏区上内，然后形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上，接下来，形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部，以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种包含自对准步骤的半导体制作工艺，且能减少制作工艺中所使用的光掩模次数的方法。

背景技术

随着场效晶体管(Field Effect Transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(Fin Field EffectTransistor,Fin FET)元件取代平面晶体管元件已成为目前的主流发展趋趋势。

然而，当场效晶体管元件的尺寸逐渐缩小时，其中各部分的区域的电性及物理要求也日趋严苛；例如，鳍状结构的尺寸、形状以及彼此的间距等，如何达到所需的规格要求以及克服各物理极限形成此些结构并达成此些条件已为现今半导体产业的重要议题。

现有技术中，若基底上存在有不同区域(例如宽疏区与密集区)，各区域中的元件密度不均，而使得不同区域内的蚀刻步骤，需要用不同的光掩模分别进行。如此一来，需要花费更多的心力。

发明内容

本发明提供一种半导体结构的制作方法，首先，提供一基底，基底上定义有一密集区以及一宽疏区，接着形成一第一介电层于该密集区以及该宽疏区上内，然后形成多个第一凹槽于该密集区中的该第一介电层内，以及形成一第二凹槽于该宽疏区中的该第一介电层内，其中该第二凹槽的一宽度大于该第一凹槽的一宽度三倍以上，接下来，形成一第二介电层填满该第一凹槽内以及填满第二凹槽内，其中该第二介电层位于该宽疏区的一顶部高于该第二介电层位于该密集区的一顶部，以及进行一回蚀刻步骤，移除该密集区内以及该宽疏区内的该第二介电层。

本发明的特征在于，先利用同一光掩模，在密集区以及宽疏区内分别形成图案，且利用密集区与宽疏区的元件密度差异，造成第二介电层的形成过程中，第二介电层位于密集区与位于宽疏区内具有不同的顶面高度。因此，后续的蚀刻步骤中，当密集区内的第二介电层被完全移除后，仍会有部分的第二介电层存在于宽疏区内。使得在密集区进行自对准蚀刻步骤时，在宽疏区内仍可以完整地保留图案形状。通过本发明所提供的方法，可以减少光掩模的使用次数，提高制作工艺效率。

附图说明

图1至图8为本发明第一优选实施例所绘示的半导体结构的制作方法示意图。

主要元件符号说明

10 基底

12 第一介电层

14 材料层

16 光致抗蚀剂层

18 氧化层

22 凹槽

24 凹槽

32 第一凹槽

34 第二凹槽

42 第二介电层

42’ 第二介电层

42” 第二介电层

42a 顶面

42b 顶面