[发明专利]一种基于SOC的AXI总线接口数据传输系统及传输方法

权利要求书

1.一种基于SOC的AXI总线接口数据传输系统，其特征在于，所述数据传输系统包括AXI读模块、AXI写模块和FIFO；其中，

所述AXI读模块包括读模块状态机、读模块地址发生器、读模块FIFO读写控制模块和读模块行列计数器；其中，

所述读模块状态机在电路复位后进入IDLE状态；在视频信号的帧同步上升沿到来时，启动所述读模块状态机，在所述读模块状态机的控制下向所述AXI总线发出读请求，完成握手协议后，将所述读模块地址发生器产生的地址发送到所述AXI总线；所述读模块FIFO读写控制模块将缓存在所述FIFO中的视频数据流的一个burst长度的数据发送到所述AXI总线，当收到读应答信号后，完成一次数据的读操作，并通过所述读模块行列计数器进行计数；当所述读模块行列计数器达到预设的参数时完成一帧的数据传输，所述读模块状态机跳转回IDLE状态，等待下一帧数据的读启动；

所述AXI写模块包括写模块状态机、写模块地址发生器、写模块FIFO读写控制模块和写模块行列计数器；其中，

所述写模块状态机在电路复位后进入IDLE状态；在视频信号的帧同步上升沿到来时，启动所述写模块状态机，在所述写模块状态机的控制下向所述AXI总线发出写请求，完成握手协议后，将所述写模块地址发生器产生的目的地址发送到所述AXI总线；所述写模块FIFO读写控制模块监测缓存在所述FIFO里面的数据量，当到达一定阈值后，将缓存在所述FIFO中的数据流的一个burst长度的数据读出并发送到所述AXI总线，当收到写应答信号后，完成一次数据的写操作，并通过所述写模块行列计数器进行计数；当所述写模块行列计数达到预设的参数时传输完一帧的数据传输，所述写模块状态机跳转回IDLE状态，等待下一帧数据的写启动。

2.一种基于SOC的AXI总线接口数据传输方法，其特征在于，所述数据传输方法采用如权利要求1所述的数据传输系统。

3.如权利要求2所述的数据传输方法，其特征在于，所述数据传输方法中的读操作具体包括：

所述读模块状态机在电路复位后进入IDLE状态；在视频信号的帧同步上升沿到来时，启动所述读模块状态机由IDLE状态跳转到地址发送状态，通过读地址通道将所述读模块地址发生器产生的地址发送到所述AXI总线；所述读模块状态机跳转到数据等待状态，在ready和valid信号有效的情况下，如果此时所述FIFO的缓存空间还能够存下一个burst长度的数据，所述读模块状态机跳转到下一个读状态，如果此时所述FIFO的缓存空间不足，则跳转到等待FIFO状态，等待所述FIFO中的数据被读走后，跳转到下一个读状态继续读取；当所述读模块行列计数器的列计数到达阈值时，所述读模块状态机跳转到下一行状态，进行下一行的读取，当所述读模块行列计数器的行计数到达阈值时，所述读模块状态机跳转到下一帧状态，完成一帧图像的读取，然后跳转到IDLE状态，等待下一帧的读启动；

当所述读模块状态机由所述下一个读状态跳转到所述地址发送状态的时候，所述读模块行列计数器的列计数器加一个burst长度的数据量，当由所述下一个读状态跳转到所述下一行状态时，所述读模块行列计数器的行计数器加一，当由所述下一帧状态跳转到IDLE状态时，所述读模块行列计数器清零；

当所述读模块状态机由IDLE状态跳转到所述地址发送状态的时候，所述读模块地址发生器产生数据目的地址的起始地址，当由所述下一个读状态跳转到所述地址发送状态时，地址加一个burst长度的比特数，当由所述下一行状态跳转到所述地址发送状态时，地址加一行数据的比特数，当由所述下一帧状态跳转到IDLE状态时，地址回到起始地址或者被赋予下一块存储空间的地址。

4.如权利要求2所述的数据传输系统，其特征在于，所述数据传输方法中的写操作具体包括：

所述写模块状态机在电路复位后进入IDLE状态；在视频信号的帧同步上升沿到来时，启动所述写模块状态机由IDLE状态跳转到FIFO检查状态，在ready和valid信号有效的情况下，如果此时所述FIFO的缓存空间中的数据缓存大于一次burst长度的数据量，所述写模块状态机跳转到AXI总线写入状态，分别通过所述写地址通道和所述写数据通道发送地址和数据至所述AXI总线，如果所述FIFO的缓存空间中的数据量不够，则等待视频流写入所述FIFO进行缓存，直到到达阈值跳转到下一个写状态，进行下一次的写；如果此时所述写模块行列计数器的列计数到达阈值时，则跳转到下一行状态，进行下一行的写入，当所述写模块行列计数器的行计数到达阈值时，则跳转到下一帧状态，完成一帧图像的写入，然后跳转到IDLE状态，等待下一帧的写启动；

当所述写模块状态机由所述下一个写状态跳转到所述FIFO检查状态的时候，所述写模块行列计数器的列计数器加一个burst长度的数据量，当由所述下一个写状态跳转到所述下一行状态时，所述写模块行列计数器的行计数器加一，当由所述下一帧状态跳转到IDLE状态时，所述写模块行列计数器清零；

当所述写模块状态机由IDLE状态跳转到所述FIFO检查状态的时候，所述写模块地址发生器产生数据目的地址的起始地址，当由所述下一个写状态跳转到所述FIFO检查状态时，地址加一个burst长度的比特数，当由所述下一行状态跳转到所述FIFO检查状态时，地址加一行数据的比特数，当由所述下一帧状态跳转到IDLE状态时，地址回到起始地址或者被赋予下一块存储空间的地址。