[发明专利]一种横向DMOS晶体管

说明书

技术领域

本发明涉及DMOS器件，具体来说，涉及一种横向DMOS晶体管。

背景技术

在电路应用中，通常需要在单片集成电路上集成数个高压元件和低压元件。这通常需要数个高压器件。由于这些电路能够为照明、电机驱动器和电源提供高效能的解决方案，使得这些电路已经在各种应用中广泛使用。半桥电路由一低压晶体管和一高压晶体管形成。由于具有许多优点，在这种应用中使用DMOS(双扩散金属氧化物半导体)或用于较高电流的IGBT(绝缘栅双极型晶体管)器件。以一高压DMOS晶体管形成所述半桥电路配置是具有优势的。通常，以单片结隔离工序生产低端DMOS晶体管，而以相同工序在非常有限的击穿电压下生产高端DMOS晶体管。在许多应用中，设计人员通常使用低压控制电路和离散DMOS晶体管构建完整的电路。

由于在晶体管导通时，p型体和源极将处于高压下，因此，构建一高端DMOS晶体管比构建一低端DMOS晶体管更为复杂。在传统的单片工序中，外延(epi)太薄而不能支撑源/体层与衬底之间的高压。N沟道DMOS使用p型体扩散，并以相对较低的电压穿透到p型衬底。因此，可以在较厚的外延上构建器件。

然而，电路的低压部分则需要进行一可击穿至少一半外延的隔离扩散。此外，电路的低压部分还需要使用可击穿至少一半外延的p型掩埋层，以满足隔离扩散的要求。这是一种上下隔离，以最小化横向扩散。深度隔离扩散是可行的，但是，由于需要掺杂剂(例如硼)横向扩散以占据芯片的大部分面积，使得这种工序成本高昂。

在上述这些类型电路的常规结构中，仅使用少数高压晶体管和许多低压晶体管，该些低压晶体管形成了一复杂的控制电路。这些低压组件体积小且需要相互隔离。因此，深且宽的隔离扩散很容易使得低压组件的面积翻倍，使得不可能构建一具有较厚外延的经济型单片集成电路。

单片集成电路的制造成本与制造工序的复杂度及芯片的面积成正比。本领域的研究人员已在保持芯片性能水平的同时减小芯片尺寸方面做出了极大的努力。由于耗尽层会随着电压的增加而不断扩散，因此在高压器件中面积因素是十分重要的。已经引入了多种最小化耗尽层所需面积的技术，例如：引入外延扩展的扩散技术、选择性外延生长和再填充技术，或者重入表面场原理。这些技术在建需要低压和高压组件的混合物的单片集成电路中具有不同的用途。

在一些典型的现有技术中，高压半桥电路使用离散晶体管，将高压晶体管分别构建为独立的芯片，其结构是垂直结构。所述垂直结构是指漏极在芯片的底部，而源极在芯片的顶部。该垂直结构的优点是工艺简单且制造成本低，而缺点则是每个芯片只有一个晶体管(无论是高压晶体管还是低压晶体管)，不能与任何其他晶体管共享。因此，单片电路被限制在约100V。

因此，我们需要一种新的结构，以解决目前存在的技术问题。

发明内容

本发明的目的在于提供一种横向DMOS晶体管，可以实现在同一衬底上形成共享源极的两个高压元件(分别为一高压上拉晶体管和一高压下拉晶体管)及其他低压元件，获得了一种高层次的功能整合。

为了达到上述目的，本发明提供一种横向DMOS晶体管，包括：一衬底；第一隔离区和第二隔离区，所述第一隔离区和第二隔离区形成于所述衬底上；一源极区，所述源极区形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；一第一漏极区，所述漏极区形成于所述衬底上并位于所述第一隔离区与所述源极区之间；一第一栅极结构，所述第一栅极结构形成于所述衬底上，位于所述源极区与所述第一漏极区之间，并与所述源极区相邻；一第一外延层，所述第一外延层形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；一第一掩埋层，所述第一掩埋层形成于所述第一外延层上，并且，所述第一掩埋层在所述源极区与所述第一漏极区之间(而不是在所述源极区与所述第一漏极区之下)横向延伸；一第二外延层，所述第二外延层形成于所述第一外延层及所述第一掩埋层上，并位于所述第一隔离区与所述第二隔离区之间；以及，一第一表面层，所述第一表面层形成于所述第二外延层上并位于所述第一栅极结构与所述第一漏极区之间；其中，所述衬底、第一外延层、第一掩埋层、第二外延层及第一表面层交替掺杂。