[发明专利]一种高速8分频和9分频双模预分频电路

权利要求书

1.一种高速8分频和9分频双模预分频电路，其特征在于：包括第一级2/3分频电路（Div-2/3）、异步4分频电路、同步D触发器（DFF3）和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器（DFF1）和第二D触发器（DFF2），模式控制逻辑门包括一个或非门（nor）和一个与非门（nand）；时钟信号（CLK）作为待分频的输入信号，第二D触发器（DFF2）正相输出信号Q作为分频后的输出时钟信号（OUT），通过模式控制信号（MC）选择8分频模式或9分频模式：当模式控制信号（MC）为高电平时，该分频电路工作在8分频模式；当模式控制信号输入端MC为低电平时，该分频器电路工作在9分频模式。

2.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器（DFF3）的正相输出Q，输出out端接第一D触发器（DFF1）的输入clk；第一D触发器（DFF1）的反相输出端QN反馈回其输入D端，第一D触发器（DFF1）的正相输出端Q接第二D触发器（DFF2）的输入clk；第二D触发器（DFF2）的反相输出端QN反馈回其输入D端，第二D触发器（DFF2）的正相输出端Q作为分频器输出时钟信号（OUT）；或非门的输入接第二D触发器（DFF2）的正相输出端Q和外部模式控制信号（MC）；与非门的输入接第一D触发器（DFF1）的反相输出QN和或非门的输出；同步D触发器（DFF3）的输入clk端接第一级2/3分频电路（Div-2/3）的输出端out，同步D触发器DFF3的输入端D接与非门的输出端，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路（Div-2/3）的输入模式控制端mc。

3.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3），当其模式控制信号（MC）为高时，实现2分频操作；当其模式控制信号（MC）为低时，实现3分频操作。

4.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）采用扩展真单相时钟结构，后级第一D触发器（DFF1）和第二D触发器（DFF2）和同步D触发器（DFF3）采用真单相时钟结构。

5.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）在时钟上升沿实现电平翻转，所述第一D触发器（DFF1）和第二D触发器（DFF2）和同步D触发器（DFF3）均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。

6.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：该反馈链路优化结构结构应用在任意分频模式的预分频电路中。