[发明专利]一种高速8分频和9分频双模预分频电路

说明书

技术领域

本发明涉及分频器电路技术，尤其涉及一种适用于低电压下高速工作的单相时钟双模预分频电路。

背景技术

在射频收发机中，频率合成器提供了对收、发信号进行变频操作所必需的本振信号。电荷泵锁相环是实现频率合成器的一种广泛且成熟的结构。在整个射频锁相环中，预分频器工作在最高频率处，对频率合成器的整体性能有着非常重要的影响，往往成为系统速度与功耗优化设计的瓶颈。

预分频器电路的实现方式主要有电流模逻辑、注入锁定分频器和真单相时钟(True Single Phase Clock，TSPC)结构。TSPC结构是一种动态逻辑电路，它的功耗较小，没有静态功耗，且工作频率相对较高。另一方面，TSPC结构电路简单，晶体管层叠数目较少，更适合在低电压下工作。扩展真单相时钟结构(Extend True Single Phase Clock，E-TSPC)使电路得到进一步简化，每条支路仅保留上下两个晶体管，在低电压下可以获得更高工作速度。

为实现分频比连续可调，需要前置双模预分频电路，8/9双模预分频电路由2/3分频单元扩展而来。当分频比设为8时，整个链路实现异步8分频操作。当分频比设为9时，在一个完整的分频周期内，对输入信号进行3次2分频和1次3分频，最终实现9分频操作。在这一过程中，存在两条关键路径，第一条是2/3分频单元进行3分频操作内部的延迟；第二条是组合逻辑门产生模式控制信号的延迟。只有减小这两条关键路径的延迟，才可以提高该8/9预分频电路的最高工作频率。

发明内容

技术问题：为了克服现有技术中存在的不足，本发明提供一种高速8分频和9分频双模预分频电路，可实现提升预分频电路工作速度，增加电路稳定性的效果。当应用在高速8/9双模预分频电路中，具有工作电源电压低、工作频率高、功耗相对较小的特点。

技术方案：本发明的一种高速8分频和9分频双模预分频电路包括第一级2/3分频电路、异步4分频电路、同步D触发器和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器和第二D触发器，模式控制逻辑门包括一个或非门和一个与非门；时钟信号作为待分频的输入信号，第二D触发器正相输出信号Q作为分频后的输出时钟信号，通过模式控制信号选择8分频模式或9分频模式：当模式控制信号为高电平时，该分频电路工作在8分频模式；当模式控制信号输入端MC为低电平时，该分频器电路工作在9分频模式。

所述第一级2/3分频电路输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器的正相输出Q，输出out端接第一D触发器的输入clk；第一D触发器的反相输出端QN反馈回其输入D端，第一D触发器的正相输出端Q接第二D触发器的输入clk；第二D触发器的反相输出端QN反馈回其输入D端，第二D触发器的正相输出端Q作为分频器输出时钟信号；或非门的输入接第二D触发器的正相输出端Q和外部模式控制信号；与非门的输入接第一D触发器的反相输出QN和或非门的输出；同步D触发器的输入clk端接第一级2/3分频电路的输出端out，同步D触发器DFF3的输入端D接与非门的输出端，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路的输入模式控制端mc。

所述第一级2/3分频电路，当其模式控制信号为高时，实现2分频操作；当其模式控制信号为低时，实现3分频操作。

所述第一级2/3分频电路采用扩展真单相时钟结构，后级第一D触发器和第二D触发器和同步D触发器采用真单相时钟结构。

所述第一级2/3分频电路在时钟上升沿实现电平翻转，所述第一D触发器和第二D触发器和同步D触发器均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。

该反馈链路优化结构结构应用在任意分频模式的预分频电路中。

有益效果：本发明提出的双模预分频反馈链路优化结构，可实现提升预分频电路工作速度，增加电路稳定性的效果。应用在高速8/9双模预分频电路中，可以工作在0.7V低电源电压下，且工作频率可以达到4.4GHz；通过对模式控制信号重新定时避免反馈延迟对工作速度的限制，实现最高工作频率同第一级2/3分频单元相当。

附图说明

图1为本发明提出的分频器电路的结构示意图；

图2为电源电压0.7V，输入时钟信号频率为4.4GHz时，本发明提出的预分频电路在8分频模式下的时序波形；

图3为电源电压0.7V，输入时钟信号频率为4.4GHz时，本发明提出的预分频电路在9分频模式下的时序波形；