[发明专利]一种嵌入式非易失存储器及其电流比较读出电路

权利要求书

1.一种嵌入式非易失存储器，包括:存储器阵列、行译码、CMUX电路、电流比较读出电路，所述存储器阵列中每行字线WL/WLS与每列的位线相交处对应一存储单元bitcell，存储器阵列中每行字线WL/WLS与互补位线相交处对应一互补存储单元bitcell_b，所述存储器阵列中每列位线和互补位线连接至所述列译码的输入，所述CMUX电路输出CL与互补列译码输出CLref至所述电流比较读出电路。

2.如权利要求1所述的一种嵌入式非易失存储器，其特征在于：所述存储单元包括两个控制管NC1与NR1、两个控制管NC2以及NR2。

3.如权利要求2所述的一种嵌入式非易失存储器，其特征在于：所述控制管NC2源极接地，控制管NR2源极悬空，控制管NC1接位线，所述控制管NR1漏极接互补位线，控制管NC1与控制管NR1栅极连接字线WLS，控制管NC2与控制管NR2栅极连接字线WL，控制管NC2、NR2源极连接SL。

4.如权利要求3所述的一种嵌入式非易失存储器，其特征在于：所述CMUX电路包括NMOS管NcY1、NMOS管NcY2以及NMOS管NcYR1、NMOS管NcYR2。

5.如权利要求4所述的一种嵌入式非易失存储器，其特征在于：列译码选择信号Ybl_level1与Ybl_level2连接至NMOS管NcY1、NMOS管NcY2的栅极，位线连接至所述NMOS管NcY1的漏极，所述NMOS管NcY1的源极连接至所述NMOS管NcY2的漏极，所述NMOS管NcY2的源极为所述列译码输出CL，列译码选择信号Ybl_level1与Ybl_level2同时还连接至所述NMOS管NcYR1、NcYR2的栅极，互补位线连接至所述NMOS管NcYR1的漏极，所述NMOS管NcYR1的源极连接至所述NMOS管NcYR2的漏极，所述NMOS管NcYR2的源极为所述互补列译码输出CLref。

6.一种电流比较读出电路，应用于嵌入式非易失存储器，包括：互补电流源Icell_b、电流源Icell以及多个反相器，所述电流源Icell为锁存的存储单元的读出电流，用于将存储单元的读出电流锁存输出，互补电流源Icell_b为锁存的互补存储单元的读出电流，用于将互补存储单元的读出电流锁存输出；所述多个反相器用于将电流源Icell和互补电流源Icell_b的差值进行逐步放大并输出至后续电路。

7.如权利要求6所述的一种电流比较读出电路，其特征在于：所述反相器包括第一反相器A1和第二反相器A2。

8.如权利要求7所述的一种电流比较读出电路，其特征在于：所述CMUX电路的互补列译码输出CLref连接至所述互补电流源Icell_b的输入端，互补电流源Icell_b的输出端连接至所述电流源Icell的输入端和第一反相器A1的输入端，所述第一反相器A1的输出端连接至所述第二反相器A2的输入端，所述第一反相器A1的输出端为该电流比较器读出电路的输出Dout。

9.如权利要求8所述的一种电流比较读出电路，其特征在于：当该嵌入式非易失存储器处于读操作状态，与地址对应的存储单元及互补存储单元的栅极信号WL都为高电平，所述列译码输出CL与互补列译码输出CLref预充电到预设电压，CMUX电路根据地址选择所述列译码输出CL与相对应位线相连，互补列译码输出CLref与相对应互补位线相连。

10.如权利要求9所述的一种电流比较读出电路，其特征在于：所述存储单元的读出电流和互补存储单元的读出电流通过CMUX电路102传输到该电流比较读出电路进行比较，如果存储单元存储数据“0”，则互补存储单元存储数据“1”，电流源Icell电流幅值大于互补电流源Icell_b电流幅值，则电流比较电路输出Dout输出“0”；如果存储单元存储数据“1”，则互补存储单元存储数据“0”，电流源Icell电流幅值小于互补电流源Icell_b电流幅值，则该电流比较电路输出Dout输出“1”。