[发明专利]一种嵌入式非易失存储器及其电流比较读出电路

说明书

技术领域

本发明涉及嵌入式非易失存储器技术领域，特别是涉及一种嵌入式非易失存储器及其电流比较读出电路。

背景技术

随着半导体制造工艺和集成电路设计能力的不断进步，嵌入式非易失存储器(EFLASH MEMORY)通过存储程序代码和用户数据，以其具有停电数据可以保存的特性而成为嵌入式存储器中不可或缺的重要组成部分。它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。

伴随消费水平的提高，客户对芯片的工艺水平也不断提高，eflash memory性能越来越成为系统级芯片的关键指标，数读取速度不断上升，对读出电路性能提出了越来越高的要求，因此设计一个高可靠性电流比较读出电路具有十分重要的现实意义。

图1为现有技术中的一般闪存结构示意图，如图1所示，该闪存结构包括存储器阵列(Memory array)101、行译码(未示出)、CMUX电路102、电流比较读出电路(Current comparator)103，存储器阵列中每行字线WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，存储器阵列中每行字线WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元dummy bitcell。

存储器单元电路如图2，电路包括控制管NC1、NR1、控制管NC2、NR2(NC1，NR2是SONOS管，NC2，NR2是fnpass管)，其中，控制管NC2源极接地，NR2源极悬空，控制管NC1接bitline，NR1漏极接冗余位线Dummy Bitline，控制管NC1、NR1栅极连接WLS，控制管NC2、NR2栅极连接WL。

存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至CMUX的输入，如图3，列译码选择信号Ybl_level1、Ybl_level2连接至NMOS管NcY1、NcY2的栅极，位线Bitline连接至上面的NMOS管NcY1的漏极，上面的NMOS管NcY1的源极连接至下面的NMOS管NcY2的漏极，下面的NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至NMOS管NcYR1、NcYR2的栅极，参考位线Dummy Bitline连接至上面的NMOS管NcYR1的漏极，上面的NMOS管NcYR1的源极连接至下面的NMOS管NcYR2的漏极，下面的NMOS管NcYR2的源极为冗余列译码输出CLref。

现有技术中，电流比较读出电路大多采用如图4，图5所示两种方式：

采用带隙基准源的电流比较器读出电路如图4所示，列译码输出CL连接至电流比较读出电路(Current comparator)，电流比较器读出电路(Current comparator)由偏置电流源Ibias、存储单元电流源Icell、NMOS管NM1、PMOS管PM0-1以及反相器INV1-2组成，带隙基准源vnbias连接至NMOS管NM1的栅极，NMOS管NM1的源极接地，NMOS管NM1漏极接PMOS管PM0漏极和PMOS管PM0、PM1栅极，PMOS管PM0、PM1源极接电源Vpower，PMOS管PM1漏极接偏置电流源Ibias一端，偏置电流源Ibias另一端接存储单元电流源Icell一端和反相器INV1输入端，存储单元电流源Icell另一端接列译码输出CL，反相器INV1输出端接反相器INV2输入端，反相器INV2输出端为电流比较器读出电路(Current comparator)的输出Dout。

图4所示采用带隙基准源输出产生Ibias，这种方法优点在于Ibias幅值不随工艺，温度，bitcell擦写次数变化而变化，但由于无法匹配ICell电流端的寄生负载，导致Icell，Ibias两组电流寄生负载对电流的影响不同，从而降低了读出电路可靠性。因此，人们提出图5所示采用带隙基准源连接冗余位线的电流比较读出电路，利用冗余存储单元dummy cell产生冗余位线Dummy Bitline，经CMUX电路后再将冗余列译码输出CLref连接至PMOS管PM1的漏极。

采用带隙基准源输出产生Ibias，同时在Ibias一端连接冗余位线(dummy bitline)。这种方法优点在于消除了工艺，温度，bitcell擦写次数对Ibias的影响及寄生负载差异性对电流的影响。但由于这两种方法Ibias的存在会使得读取数据的margin值降低，从而降低了读出电路可靠性。

综上所述，现有技术的电流比较读出电路具有如下缺点：