[发明专利]半导体结构、半导体装置的制造方法以及设计布局的方法

说明书

一种半导体装置的制造方法，包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上。第一接触衬垫是在电路区域内，且第二接触衬垫是在非电路区域内。第二接触衬垫的边缘是被暴露，而第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。

技术领域

本揭露是关于一种半导体装置，特别是关于一种半导体结构、半导体装置的制造方法以及设计布局的方法。

背景技术

在集成电路(Integrated Circuit，IC)装置完成制程后，IC装置是被封装，以利用在例如印刷电路板(printed circuit board，PCB)上，做为大型电路的一部分。接触衬垫(也可当作连接衬垫)是形成在内连接结构上，且是暴露在半导体晶片的表面上。电性连接是透过接触衬垫形成，以连接半导体晶片至封装基材或其他晶片。在一些例示中，接触衬垫是用以引线接合(wire bonding)或覆晶接合(flip-chip bonding)。在晶圆级尺寸封装(wafer level chip scale packaging，WLCSP)中，利用后钝化内连接(post passivationinterconnect，PPI)以连接接触衬垫及凸块底层金属(under-bump metallurgy，UBM)结构。

发明内容

本揭露的一态样是关于一种半导体装置的制造方法。方法包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，第二接触衬垫的边缘是被暴露，且第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。

本揭露的另一态样是关于一种设计半导体装置的布局的方法。方法包含决定一第一布局图案、利用一硬件处理电路产生一第二布局图案、检查第二布局图案的每一个边缘是否与第一布局图案重叠、调整第二布局图案或第一布局图案的至少一者，使第二布局图案的边缘与第一布局图案重叠，以回应第二布局图案的至少一边缘与第一布局图案分离的测定，以及输出第一布局图案及第二布局图案，其中第一布局图案是对应至在一非电路区域内的多个接触衬垫，其中该第二布局图案是对应至一缓冲层，该缓冲层自一电路区域延伸至该非电路区域。

本揭露的再一态样是关于一种半导体结构。半导体结构是包含在第一钝化层上的第一接触衬垫及第二接触衬垫，以及在第一接触衬垫及第二接触衬垫上的第一缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，且第一缓冲层的边缘是在第二接触衬垫上，第一缓冲层暴露第二接触衬垫的一边缘，且第二接触衬垫的此边缘最远离第一接触衬垫。

本揭露的再一态样是关于一种半导体结构。半导体结构包含在钝化层上的第一接触衬垫、在钝化层上的多个第二接触衬垫、在第一接触衬垫上的第一缓冲层以及第二缓冲层，其中第一接触衬垫是在电路区域内，且多个第二接触衬垫之每一个是在非电路区域内。第一高分子缓冲层是在多个第二接触衬垫之第一第二接触衬垫上。第二高分子缓冲层是在第一高分子缓冲层、第一接触衬垫、第一第二接触衬垫，及多个第二接触衬垫的一第二第二接触衬垫的一部分上，其中第二高分子缓冲层的一边缘是在多个第二接触衬垫的第二第二接触衬垫的顶表面上，第二高分子缓冲层暴露第二第二接触衬垫的一边缘。

本揭露的再一态样是关于一种半导体结构。半导体结构包含在钝化层上的第一接触衬垫、第二接触衬垫及第三接触衬垫，以及第一缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在密封区域内，且第二接触衬垫是介于第一接触衬垫与第三接触衬垫之间。第一缓冲层是在第一接触衬垫、第二接触衬垫与第三接触衬垫上，其中第一缓冲层的一边缘是在第三接触衬垫的顶表面的一部分上，且第三接触衬垫的此顶表面的部分最远离第二接触衬垫，第一缓冲层暴露第三接触衬垫的一边缘。