[发明专利]一种晶体管、钳位电路及集成电路

说明书

本发明公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、氧化物层、硅层；源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅栅极；栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，第一方向为源区至漏区的方向，其中，第一段区域为第二掺杂类型的重掺杂，第二段区域均为非掺杂多晶硅，第三段区域为所述第一掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。

技术领域

本发明涉及半导体领域，尤其涉及一种晶体管、钳位电路及集成电路。

背景技术

随着集成电路工艺的进步，金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电放电(Electron Static Discharge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。ESD是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

随着绝缘衬底上的硅(Silicon-On-Insulator，SOI)技术的快速进展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路Power Clamp被经常用在SOI集成电路VDD和VSS之间进行ESD保护，一般的检测电路RC触发的Power clamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。

一般的RC触发的Power clamp，为了达到有效的泄放ESD电流，需要一个比较大的MOS(BigFET)，具体结构如图2所示，此BigFET沟道宽度约为1000um-5000um。如此大的BigFET放置在VDD和VSS之间，会产生比较大的漏电。

当前，一般通过调整Power Clamp中的BigFET沟道长度L、沟道宽度W来减小漏电。增大沟道长度L、减小沟道宽度W可以在一定程度上减小漏电，但是增大沟道长度L、减小沟道宽度W会减弱Power Clamp的ESD保护能力。

也就是说，现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。

发明内容

本发明通过提供一种晶体管、钳位电路及集成电路，解决了现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。

一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：

一种金属氧化物半导体场效应晶体管，包括：

衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；

所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；

所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极；