[发明专利]半导体装置

权利要求书

1.一种半导体装置，其特征在于，

具有：

输入端子；

电路基板，其具有多个电路图案、多个第1输入焊盘、多个第1输出焊盘、多个第1微带线路，所述多个电路图案包含并联电容，所述多个第1输入焊盘分别与所述多个电路图案的输入连接，所述多个第1微带线路分别将所述多个电路图案的输出与所述多个第1输出焊盘连接；

半导体基板，其具有多个晶体管单元、多个第2输入焊盘、多个第2输出焊盘，所述多个第2输入焊盘与所述多个晶体管单元的输入连接，所述多个第2输出焊盘与所述多个晶体管单元的输出连接；

输出端子；

多个第1导线，它们分别将所述输入端子与所述多个第1输入焊盘连接；

多个第2导线，它们分别将所述多个第1输出焊盘与所述多个第2输入焊盘连接；以及

多个第3导线，它们分别将所述多个第2输出焊盘与所述输出端子连接，

各晶体管单元构成为，多个叉指被并联连接，各晶体管单元具有经由通路孔与背面电极连接的源极电极，

所述多个晶体管单元的叉指数量彼此相同，

与排成一列的所述多个电路图案中配置于两端的电路图案连接的第1微带线路比其他的第1微带线路长。

2.根据权利要求1所述的半导体装置，其特征在于，

所述电路基板具有多个第2微带线路，它们分别将所述多个电路图案的输入与所述多个第1输入焊盘连接，

与排成一列的所述多个电路图案中配置于两端的电路图案连接的第2微带线路比其他的第2微带线路长。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述半导体基板具有多个第3微带线路，它们分别将所述多个晶体管单元的输出与所述多个第2输出焊盘连接，

与排成一列的所述多个晶体管单元中配置于两端的晶体管单元连接的第3微带线路比其他的第3微带线路长。

4.根据权利要求1或2所述的半导体装置，其特征在于，

所述电路基板具有并列配置的第1及第2基板，

向配置于所述第1及第2基板各自的两端的电路图案，经由第4微带线路连接有第1焊盘，经由比所述第4微带线路长的第5微带线路连接有第2焊盘，

就在所述第1及第2基板的彼此相邻的内端配置的电路图案而言，所述第2导线与所述第1焊盘连接，

就在所述第1及第2基板的外端配置的电路图案而言，所述第2导线与所述第2焊盘连接。

5.根据权利要求1或2所述的半导体装置，其特征在于，

所述多个第1微带线路的长度随着接近所述多个电路图案的两端而变长。

6.根据权利要求1或2所述的半导体装置，其特征在于，

与排成一列的所述多个电路图案中配置于两端的电路图案连接的第1微带线路的特性阻抗是50Ω至200Ω。

7.一种半导体装置，其特征在于，

具有：

输入端子；

电路基板，其具有多个电路图案、多个第1输入焊盘、多个第1输出焊盘，所述多个第1输入焊盘分别与所述多个电路图案的输入连接，所述多个第1输出焊盘分别与所述多个电路图案的输出连接；

半导体基板，其具有多个晶体管单元、多个第2输入焊盘、多个第2输出焊盘，所述多个第2输入焊盘与所述多个晶体管单元的输入连接，所述多个第2输出焊盘与所述多个晶体管单元的输出连接；

输出端子；

多个第1导线，它们分别将所述输入端子与所述多个第1输入焊盘连接；

多个第2导线，它们分别将所述多个第1输出焊盘与所述多个第2输入焊盘连接；以及

多个第3导线，它们分别将所述多个第2输出焊盘与所述输出端子连接，

各晶体管单元构成为，多个叉指被并联连接，各晶体管单元具有经由通路孔与背面电极连接的源极电极，

所述多个晶体管单元的叉指数量彼此相同，

各电路图案具有并联电容、连接于所述并联电容与所述第1输出焊盘之间的串联电容、与所述串联电容并联连接的电阻，

与排成一列的所述多个电路图案中配置于两端的电路图案的串联电容的电容值比其他的串联电容的电容值大。

8.根据权利要求7所述的半导体装置，其特征在于，

所述多个电路图案的串联电容的电容值随着接近所述多个电路图案的两端而变大。