[发明专利]磁阻效应器件

说明书

本发明提供一种安装有耐电压性优异的磁阻效应元件的磁阻效应器件。该磁阻效应器件具备贯通层间绝缘层和上述层间绝缘层且至少在一面露出的贯通电极、层叠于上述贯通电极上的磁阻效应元件，层叠上述磁阻效应元件的层叠面上的上述层间绝缘层和上述贯通电极的维氏硬度差为3GPa以下。

技术领域

本发明涉及磁阻效应器件。

背景技术

已知由铁磁性层和非磁性层的多层膜构成的巨大磁阻(GMR)元件，及非磁性层中使用了绝缘层(隧道势垒层，势垒层)的隧道磁阻(TMR)元件。它们作为磁传感器、高频零件、磁头及非易失性随机存取存储器(MRAM)用的元件备受关注。

另外，为了实现特定的复杂的功能，进行着将多个元件集成于一个元件的试验。集成电路(IC)为其一例，专利文献1中记载有一种三维地层叠多个器件的集成电路。

目前，以TMR元件或GMR元件为代表的磁阻效应元件大多用作磁头等的用途，未进行那样集成化的措施。但是，随着作为MRAM等的存储单元的用途的开发，在集成电路内装入磁阻效应元件的期望日益变强。

现有技术文献

专利文献

专利文献1：日本特开2008-288384号公报

专利文献2：日本专利第3790183号公报

非专利文献

非专利文献1：国立研究开发法人物质·材料研究机构，“AtomWork”，[平成28年8月23日检索]，因特网〈URL：http：//crystdb.nims。go.jp/〉.

非专利文献2：YibinXu，Masayoshi Yamazaki，and PierreVillars.InorganicMaterials Database for Exploring the Nature ofMateria1.JPn.J.Appl.Phys.50(2011)11RH02.

发明所要解决的课题

磁阻效应元件是层叠了原子数层量的层的元件。因此，与装入现有的集成电路的电容器或二极管等相比，为了装入集成电路内，要求更精密的控制。

例如，专利文献1中记载了，在三维地集成元件时，将层叠元件的晶片的接合部设为平坦面。但是，为了将磁阻效应元件装入集成电路内，要求的平坦性的程度不同。

例如，专利文献2中记载了，层叠磁阻效应元件的层叠面的极小的凹凸引起磁阻效应元件的磁阻变化率的降低及特性的不均。专利文献2中，为了将层叠磁阻效应元件的层叠面进行平坦化，而设有平坦化导电层。但是，为了将平坦化导电层进行平坦化，需要层叠充分的膜厚的平坦化导电层，量产上存在课题。另外，研磨的面需要为相同组成(参照专利文献2图4(c))，通用性不足。另外，在平坦化导电层的周围形成绝缘层时，有时在平坦化导电层与绝缘层的边界产生高度差，不能实现充分的平坦性。

发明内容

本发明是鉴于上述情况而完成的，其目的在于，提供一种安装有耐电压性优异的磁阻效应元件的磁阻效应器件。

用于解决课题的方案

本发明人等发现，当未使层叠磁阻效应元件的层叠面充分平坦化时，磁阻效应元件的耐电压性降低。

TMR元件中，电压施加于作为绝缘层的隧道势垒层。因此，当较大的电压施加于隧道势垒层时，有时隧道势垒层引起绝缘破坏，不能作为磁阻效应元件发挥作用。当隧道势垒层的平坦性差时，电压及电流不能均匀地施加于隧道势垒层整体，认为容易引起绝缘破坏。

磁阻效应元件中，隧道势垒层为最薄的层，为0.7nm～3nm程度。即，为了解决提高耐电压性的新的课题，要求层叠磁阻效应元件的层叠面的更高的平坦性。