[发明专利]用于锁相环的自适应数字复位装置

说明书

本发明公开一种用于锁相环的自适应数字复位装置，包括：系统复位检测逻辑电路，用于通过多个寄存器检测系统复位是否保持有效且达到期望宽度，如果是则产生有效复位脉冲给单稳电路；单稳电路，用于接收到有效复位脉冲后，通过多个寄存器处于一个稳定状态，输出有效脉冲给上电延迟逻辑电路；上电延迟逻辑电路，用于接收到单稳电路输出的有效脉冲后进行计数，直至达到预设阈值后保持不变，输出触发脉冲给PLL复位产生逻辑电路；PLL复位产生逻辑电路，用于接收到上电延迟逻辑电路输出的触发脉冲后，产生所需宽度的复位脉冲。本发明基于数字逻辑实现锁相环的复位，具有结构原理简单、能够实现自适应复位且复位效率及可靠性高等优点。

技术领域

本发明涉及锁相环(Phase Locked Loop，PLL)技术领域，尤其涉及一种用于锁相环的自适应数字复位装置。

背景技术

锁相环PLL是用于产生稳定的高频时钟输出，其是大规模集成电路特别是微处理器的心脏。随着集成电路工艺的进步和处理器目标主频的提高，PLL的设计实现越来越精细化，稳定可靠而又合理的复位逻辑成了锁相环必不可少的组成部分。锁相环的复位信号通常需要在系统上电稳定后产生一个具有一定宽度的正脉冲，目前该脉冲通常由模拟电路实现，在系统上电完成前处于0状态，在上电稳定后形成一个固定宽度的1，而后回归零状态。

锁相环采用上述模拟电路实现的复位方式，会存在如下问题：

1)由于模拟电路通常是和工艺相关的，并且一次设计成功率远低于数字电路，因而一旦需要进行工艺迁移，则该电路需要完全重新设计，风险性较高；

2)该模拟电路通常是一个单稳态电路，即只能在上电后产生一次复位，如果系统工作过程中出现锁相环失锁，只能通过系统断电而后重新上电的方式触发上述逻辑。为解决该问题，有从业者提出采用处理器的系统复位信号作为PLL的复位信号的方式，但是该类方式复位退出后PLL的锁定延迟将显示地呈现在用户程序面前，使用户程序在工作时时钟会有一个从慢到快的变化，使得用户程序特别是实时程序的设计复杂，同时该类方式在每次系统复位都会触发PLL复位，造成不合理的复位产生；而如果采用用户程序编程控制的方式，虽然能够使整个PLL复位过程显示化，但仍然会显著增加用户程序开发的难度。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种基于数字逻辑实现锁相环的复位，且结构原理简单、能够实现自适应复位且复位效率及可靠性高的用于锁相环的自适应数字复位装置。

为解决上述技术问题，本发明提出的技术方案为：

一种用于锁相环的自适应数字复位装置，包括：

系统复位检测逻辑电路，用于通过多个寄存器检测系统复位是否保持有效且达到期望宽度，如果是则产生有效复位脉冲给单稳电路；

单稳电路，用于接收到所述有效复位脉冲后，通过多个寄存器处于一个稳定状态，输出对应稳定状态的有效脉冲给上电延迟逻辑电路；

上电延迟逻辑电路，用于接收到所述单稳电路输出的有效脉冲后进行计数，直至达到预设阈值后保持不变，输出触发脉冲给PLL复位产生逻辑电路；

PLL复位产生逻辑电路，用于接收到所述上电延迟逻辑电路输出的触发脉冲后，产生所需宽度的复位脉冲。

作为本发明的进一步改进，所述系统复位检测逻辑电路包括用于检测系统复位信号的寄存器链以及用于判别系统复位持续状态的第一判断逻辑单元，所述寄存器链由多个第一寄存器依次连接构成，所述寄存器链的输入端接入系统复位信号作为链头，所述寄存器链中各所述第一寄存器的输出端分别连接至所述第一判断逻辑单元的输入端，所述第一判断逻辑单元的输出端输出有效复位脉冲或无效复位脉冲。