[发明专利]多通道串行总线高速数据采集处理系统及方法有效
| 申请号： | 201710904252.0 | 申请日： | 2017-09-29 |
| 公开（公告）号： | CN107844447B | 公开（公告）日： | 2019-06-28 |
| 发明（设计）人： | 张智勇;郭申;李德润;阎哲 | 申请（专利权）人： | 北京计算机技术及应用研究所 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40;G06F13/42 |
| 代理公司： | 中国兵器工业集团公司专利中心 11011 | 代理人： | 王雪芬 |
| 地址： | 100854*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 串行总线 高速数据采集 处理系统 多通道 串行总线通讯 高速串行通讯 数据处理技术 串行收发器 采集处理 电子系统 高速通讯 监听存储 数据异常 问题排查 微型CPU 存储 分析 | ||
1.一种多通道串行总线高速数据采集处理系统，其特征在于，包括ARM处理器、FPGA芯片、SATA存储设备、时间信息获取模块及多个串行总线收发器；
所述时间信息获取模块用于将GPS信号及秒脉冲发送至FPGA芯片；
所述FPGA芯片中包含与串行总线收发器一一对应的串行总线控制器；所述FPGA芯片用于通过各串行总线控制器控制对应的串行总线收发器，对各串行总线收发器进行监听操作，得到串行总线数据；并通过IP软核从时间信息获取模块接收GPS信号，从中提取时间信息，并且用时间信息获取模块所输出的秒脉冲细分时间，使得时间精确度不小于0.01ms，并将细分后的时间存入寄存器内；然后将串行总线数据，和时间信息组合成为FPGA芯片的带时间戳的内部帧格式后放入缓冲器中等待ARM处理器进行读取；
所述ARM处理器用于读取FPGA芯片内缓冲器中的数据帧后，将数据帧加上ARM设备码，存入SATA存储设备中。
2.如权利要求1所述的系统，其特征在于，所述时间信息获取模块为GPS或北斗2信号接收模块。
3.如权利要求1所述的系统，其特征在于，所述多个串行总线收发器包括4路1553B双冗余控制器和4路CAN2.0控制器。
4.如权利要求1或2或3所述的系统，其特征在于，所述缓冲器为BAR空间，所述ARM处理器通过PCIE访问FPGA芯片内的BAR空间，将数据帧顺序读出，缓冲进SDRAM内，然后转移至SATA存储设备中。
5.如权利要求1所述的系统，其特征在于，所述ARM处理器通过1000BASE-T连接外部上位机，以输出采集的数据。
6.一种利用权利要求1至5中任一项所述的系统进行多通道串行总线高速数据采集处理的方法，其特征在于，包括以下步骤：
所述时间信息获取模块将GPS信号及秒脉冲发送至FPGA芯片；
所述FPGA芯片通过各串行总线控制器控制对应的串行总线收发器，对各串行总线收发器进行监听操作，得到串行总线数据；并通过IP软核从时间信息获取模块接收GPS信号，从中提取时间信息，并且用时间信息获取模块所输出的秒脉冲细分时间，使得时间精确度不小于0.01ms，并将细分后的时间存入寄存器内；并将串行总线数据，和时间信息组合成为FPGA芯片的带时间戳的内部帧格式后放入缓冲器中等待ARM处理器进行读取；
所述ARM处理器读取FPGA芯片内缓冲器中的数据帧后，将数据帧加上ARM设备码，存入SATA存储设备中。
7.如权利要求6所述的方法，其特征在于，所述数据帧加上ARM设备码之后得到的帧格式为，包括ARM设备码、数据来源表示位、时间日期、采集数据、校验位。
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